[发明专利]存储器芯片、控制其的缓冲器芯片模块以及存储器模块

说明书

在一个实施例中，提供了一种存储器芯片。存储器芯片可以包括：芯片选择缓冲器，其被配置为接收芯片选择信号；命令缓冲器，其被配置为接收命令信号，其中，从芯片选择信号被激活开始经过一定时间以后，命令信号被输入，并且当命令信号被输入时，命令缓冲器被导通。

相关申请的交叉引用

本申请要求于2017年9月21日提交的申请号为10-2017-0121949的韩国专利申请的优先权，其全部内容通过引用结合在本文中。

技术领域

实施例的各种示例总体而言可以涉及一种具有降低的功耗的存储器芯片、控制存储器芯片的缓冲器芯片模块以及包括存储器芯片的存储器模块。

背景技术

图1为示出传统的存储系统的框图。

传统的存储系统包括存储器模块10以及控制存储器模块10的主机20。

存储器模块10包括多个存储器芯片11-1、11-2、11-3和11-4以及缓冲器芯片12。

在图1中，存储器芯片11-1、11-2、11-3和11-4构成一个存储排(rank)。

为了保持在多个存储排连接到沟道(Channel)时的信号质量，缓冲器芯片12被包括在存储器模块中，并且主机20经由缓冲器芯片12来控制存储器芯片11-1、11-2、11-3和11-4，而不是缓冲器芯片12直接控制存储器芯片11-1、11-2、11-3和11-4。

此时，缓冲器芯片12缓冲从主机20施加的控制信号和数据信号，并且将控制信号和数据信号提供给存储器芯片。

每个存储器芯片包括各种类型的缓冲器，诸如芯片选择缓冲器、命令缓冲器和地址缓冲器。

通常，所有存储器芯片的所有缓冲器都保持在激活状态，并且即使仅使用存储器模块10的一部分存储器芯片，也会消耗待机功率。换言之，所有存储器芯片的所有缓冲器都被导通且保持导通状态。

近年来，在存储器模块10中使用了大量的存储器芯片，因此功耗也进一步增加。

因此，需要一种用于降低存储器芯片和存储器模块10中的待机功率的技术。

发明内容

在一个实施例中，存储器芯片可以包括：芯片选择(CS)缓冲器，其被配置为接收芯片选择信号；以及命令(CMD)缓冲器，其被配置为接收命令信号，其中，从芯片选择信号被激活开始经过一定时间以后，命令信号被输入，并且当命令信号被输入时，CMD缓冲器被导通。

在一个实施例中，缓冲器芯片模块可以包括：控制信号队列，其被配置为接收控制信号，该控制信号被划分为芯片选择信号、命令信号和地址信号，并且被配置为储存芯片选择信号、命令信号和地址信号；以及仲裁器，其被配置为根据预定的时序条件来输出储存在控制信号队列中的控制信号，其中，从芯片选择信号被激活开始经过一定时间以后，仲裁器输出命令信号。

在一个实施例中，存储器模块可以包括多个存储器芯片，每个存储器芯片包括：缓冲芯片选择信号的芯片选择(CS)缓冲器、缓冲芯片识别信号的芯片识别(CID)缓冲器、缓冲命令信号的命令(CMD)缓冲器以及缓冲地址信号的地址(ADDR)缓冲器；以及缓冲器芯片模块，其被配置为将芯片选择信号、芯片识别信号、命令信号以及地址信号输出至多个存储器芯片，其中，当芯片选择信号被激活时，或者从芯片选择信号被激活开始经过预定时间以后，缓冲器芯片模块输出芯片识别信号，并且在芯片选择信号被激活之前，多个存储器芯片之中的存储器芯片中包括的CMD缓冲器和ADDR缓冲器保持关断。

附图说明

图1为示出传统的存储系统的框图。

图2为示出根据本公开的一个实施例的存储系统的框图。

图3为示出根据本公开的另一个实施例的存储系统的框图。