[发明专利]抗两位节点翻转的锁存器

权利要求书

1.一种抗两位节点翻转的锁存器，其特征在于，包括：存储单元，输出端穆勒单元；

所述存储单元由3个第一穆勒单元和3个第二穆勒单元连接而成的互锁结构组成并具有六个存储节点；第一存储节点、第三存储节点和第五存储节点的存储信号同相位，第二存储节点、第四存储节点和第六存储节点的存储信号同相位，所述第一存储节点和所述第二存储节点的存储信息反相；

各所述第一穆勒单元包括：2个串联在电源电压和所述第一穆勒单元的输出端的PMOS管和2个串联在地和所述第一穆勒单元的输出端的NMOS管；所述第一穆勒单元的各PMOS管和对应的一个NMOS管配对且栅极连接在一起并作为一个输入端；

各所述第二穆勒单元包括：1个串联在电源电压和所述第二穆勒单元的输出端的PMOS管和1个串联在地和所述第二穆勒单元的输出端的NMOS管；所述第二穆勒单元的PMOS管的栅极和NMOS管的栅极分别形成一个输入端；

所述输出端穆勒单元包括：3个串联在电源电压和所述输出端穆勒单元的输出端的PMOS管和3个串联在地和所述输出端穆勒单元的输出端的NMOS管；所述输出端穆勒单元的各PMOS管和对应的一个NMOS管配对且栅极连接在一起并作为一个输入端；

各所述第一穆勒单元和各所述第二穆勒单元交替排列，各所述第一穆勒单元的两个输入端和第二存储节点、第四存储节点和第六存储节点中的两个对应连接，各所述第一穆勒单元的输出端和第一存储节点、第三存储节点和第五存储节点中的一个对应连接；

各所述第二穆勒单元的两个输入端和第一存储节点、第三存储节点和第五存储节点中的两个对应连接，各所述第二穆勒单元的输出端和第二存储节点、第四存储节点和第六存储节点中的一个对应连接；

所述输出端穆勒单元的3个输入端和第一存储节点、第三存储节点和第五存储节点对应连接，所述输出端穆勒单元的输出端和数据输出信号节点连接。

2.如权利要求1所述的抗两位节点翻转的锁存器，其特征在于：抗两位节点翻转的锁存器还包括4个第一传输门和1个第二传输门，数据输入信号分别通过一个第一传输门连接到第二存储节点、第四存储节点、第六存储节点以及所述数据输出信号节点；所述输出端穆勒单元的输出端通过第二传输门和所述数据输出信号节点连接；

各所述第一传输门的开关顺序和第二传输门的开关顺序反相。

3.如权利要求1所述的抗两位节点翻转的锁存器，其特征在于：所述存储单元的互锁结构的连接关系为：

第一个所述第一穆勒单元的第一输入端连接第六存储节点、第二输入端连接第二存储节点、输出端连接第一存储节点；

第二个所述第一穆勒单元的第一输入端连接第二存储节点、第二输入端连接第四存储节点、输出端连接第三存储节点；

第三个所述第一穆勒单元的第一输入端连接第四存储节点、第二输入端连接第六存储节点、输出端连接第五存储节点；

第一个所述第二穆勒单元的第一输入端连接第一存储节点、第二输入端连接第三存储节点、输出端连接第二存储节点；

第二个所述第二穆勒单元的第一输入端连接第三存储节点、第二输入端连接第五存储节点、输出端连接第四存储节点；

第三个所述第二穆勒单元的第一输入端连接第五存储节点、第二输入端连接第一存储节点、输出端连接第六存储节点。

4.如权利要求2所述的抗两位节点翻转的锁存器，其特征在于：各所述第一传输门的第一时钟端连接第一时钟信号以及第二时钟端连接第二时钟信号，所述第一时钟信号和所述第二时钟信号反相；

所述第二传输门的第一时钟端连接第二时钟信号以及第二时钟端连接第一时钟信号；

所述第一时钟信号为高电平时，各所述第一传输门 导通，所述第二传输门 截止；所述第一时钟信号为低电平时，各所述第一传输门 截止，所述第二传输门 导通。

5.如权利要求4所述的抗两位节点翻转的锁存器，其特征在于：各所述第一传输门由一个PMOS管和一个NMOS管并联而成，所述第一传输门的PMOS管和NMOS管源极连接在一起以及所述第一传输门的PMOS管和NMOS管漏极连接在一起，所述第一传输门的NMOS管的栅极为第一时钟端，所述第一传输门的PMOS管的栅极为第二时钟端。