[发明专利]半导体器件

说明书

本发明涉及一种半导体器件。衬底具有NMOS区域和PMOS区域。第一栅电极结构设置在衬底的NMOS区域上。第一栅电极结构包括第一阻挡层、第一栅电极层和第二阻挡层，其如所列的次序堆叠。第二栅电极结构设置在PMOS区域上。第二栅电极结构包括第三阻挡层、第二栅电极层和第三栅电极层，其如所列的次序堆叠。第一栅电极层和第三栅电极层包括基本相同的材料。第二阻挡层和第二栅电极层包括基本相同的材料。

技术领域

本发明构思涉及半导体器件。

背景技术

半导体器件可以包括由阈值电压可不同的晶体管形成的各种各样的功能块。半导体器件的功能块可以包括逻辑晶体管、用于SRAM(静态随机存取存储器)芯片的晶体管、或用于DRAM(动态随机存取存储器)芯片的晶体管。

发明内容

根据本发明构思的一示例性实施方式，一种半导体器件提供如下。衬底具有NMOS区域和PMOS区域。第一栅电极结构设置在衬底的NMOS区域上。第一栅电极结构包括第一阻挡层、第一栅电极层和第二阻挡层，其如所列的次序堆叠。第二栅电极结构设置在PMOS区域上。第二栅电极结构包括第三阻挡层、第二栅电极层和第三栅电极层，其如所列的次序堆叠。第一栅电极层和第三栅电极层包括基本相同的材料。第二阻挡层和第二栅电极层包括基本相同的材料。

根据本发明构思的一示例性实施方式，一种半导体器件提供如下。衬底具有NMOS区域和PMOS区域。层间绝缘层设置在衬底上，具有设置在衬底的NMOS区域中的第一沟槽和设置在衬底的PMOS区域中的第二沟槽。第一盖层设置在第一沟槽的上部中。第一栅极绝缘层设置在第一沟槽的下部中，沿着第一沟槽的侧壁和底表面延伸。第一栅电极结构设置在第一沟槽的下部中以及在第一栅极绝缘层上。第一栅电极结构包括设置在第一栅极绝缘层上的第一阻挡层、设置在第一阻挡层上的第一栅电极层、以及设置在第一栅电极层上的第二阻挡层。第二盖层设置在第二沟槽的上部中。第二栅极绝缘层设置在第二沟槽的下部中，沿着第二沟槽的侧壁和底表面延伸。第二栅电极结构设置在第二沟槽的下部中以及在第二栅极绝缘层上。第二栅电极结构包括设置在第二栅极绝缘层上的第三阻挡层、设置在第三阻挡层上的第二栅电极层、以及设置在第二栅电极层上的第三栅电极层。第二阻挡层、第一盖层、第一栅极绝缘层、第一阻挡层和第一栅电极层填充第一沟槽。第三栅电极层、第二盖层、第二栅极绝缘层、第三阻挡层和第二栅电极层填充第二沟槽。第一栅电极层和第三栅电极层包括基本相同的材料。第二阻挡层和第二栅电极层包括基本相同的材料。第二栅电极层和第三栅电极层包括不同的材料。

根据本发明构思的一示例性实施方式，一种半导体器件提供如下。衬底具有NMOS区域和PMOS区域。层间绝缘层设置在衬底上，具有设置在衬底的NMOS区域中的第一沟槽和设置在衬底的PMOS区域中的第二沟槽。第一盖层设置在第一沟槽的上部中。第一栅极绝缘层设置在第一沟槽的下部中，并沿着第一沟槽的侧壁和底表面延伸。第一栅电极结构设置在第一沟槽的下部中以及在第一栅极绝缘层上。第一栅电极结构包括设置在第一栅极绝缘层上的第一阻挡层、设置在第一阻挡层上的第一栅电极层、以及设置在第一栅电极层上的第二阻挡层。第二盖层设置在第二沟槽的上部中。第二栅极绝缘层设置在第二沟槽的下部上，并沿着第二沟槽的侧壁和底表面延伸。第二栅电极结构设置在第二沟槽的下部中以及在第二栅极绝缘层上。第二栅电极结构包括设置在第二栅极绝缘层上的第三阻挡层和设置在第三阻挡层上的第四栅电极层。第二阻挡层、第一栅极绝缘层、第一阻挡层和第一栅电极层填充第一沟槽。第四栅电极层，第二栅极绝缘层和第三阻挡层填充第二沟槽。第四栅电极层包含氮化物。第一栅电极层和第四栅电极层包含不同的材料。

附图说明

通过参照附图详细描述本发明构思的示例性实施方式，本发明构思的这些及另外的特征将变得更加明显，附图中：

图1是用于说明根据本发明构思的一些实施方式的半导体器件的布局图；

图2A和图2B是沿图1的线A-A'和线B-B'截取的剖视图；

图3是图2A的区域K的放大图；以及