[发明专利]半导体器件及其制造方法

说明书

本发明提供的半导体器件在第一状态期间，第三半导体层未被穿通，且第三半导体层的掺杂浓度较低，使得半导体器件具有较低的寄生电容，而在第二状态下，第三半导体层被穿通，使得所述半导体器件为一个三极管，可以作为单片集成的双向瞬态电压抑制器，以泄放输入/输出端的能量，其制备工艺简单，封装效率高。

技术领域

本发明涉及半导体器件及其制造方法，更具体地，涉及一种半导体器件及其制造方法。

背景技术

在ESD器件中通常会采用雪崩二极管或齐纳二极管作为箝位器件，然而传统的雪崩击穿二极管和齐纳二极管应用于低压范围时，会有较大的漏电流和电容，因此在现有技术中，为了使ESD器件具有较低的触发电压和漏电流，穿通技术越来越广泛的应用于低压ESD保护器件。

现有的穿通器件的结构一般是非对称的，要获得双向的ESD保护器件，需要两个分立穿通器件并联组装在一个封装体内。为了获得超低电容值，上述双向ESD器件还需要两个额外超低电容的反向普通二极管分别与两个穿通器件串联，这样的ESD器件需要四块芯片，不仅面积较大，且而在封装中，需要连接裸片与引线框架四次，一个穿通器件和一个普通二极管通过引线键合在一个框架上，则四块芯片需要2条引线键合，造成产量低，浪费时间等问题。

发明内容

有鉴于此，本发明提供一种半导体器件及其制造方法，以使得所述的半导体器件在应用于I/O端子的保护时具有较低的触发电压和超低的寄生电容，且其制备的产量高，效率高。

一种半导体器件，其特征在于，包括：

第一半导体层，具有第一掺杂类型；

第二半导体层，位于所述第一半导体层上方，具有第二掺杂类型；

第三半导体层，位于所述第二半导体层上方，具有第一掺杂类型；

第四半导体层，位于所述第三半导体层上方，具有第二掺杂类型；

第五半导体层，位于所述第四半导体层上方，具有第一掺杂类型；

其中，在所述半导体器件上施加的电压的绝对值大于预定值电压之后，所述第三半导体层被穿通，使得所述第二半导体层与第四半导体层电连接。

优选地，在所述半导体器件上施加的电压的绝对值大于预定值电压之前，

所述一半导体层与第二半导体层之间具有第一寄生电容，所述第二半导体层与所述第三半导体层之间具有第二寄生电容，所述三半导体层与第四半导体层之间具有第三寄生电容，所述第四半导体层与所述第五半导体层之间具有第四寄生电容；

所述第一寄生电容、第二寄生电容、第三寄生电容、第四寄生电容串联。

优选地，所述第三半导体层被穿通之后，所述半导体器件为三极管。

优选地，所述第三半导体层的掺杂浓度小于第一半导层的掺杂浓度，所述第五半导体层和第一半导体层的掺杂浓度均大于所述第三半导体层的掺杂浓度。

优选地，所述第三半导体层为外延层。

优选地，所述二半导体层为埋层。

优选地，所述的半导体器件还包括隔离结构，所述隔离结构由所述第五半导体层的表面延伸至所述第一半导体层中。

优选地，所述隔离结构依次穿过所述第五半导体层、第四半导体层、第三半导体层、第二半导体层后延伸至所述第一半导体层中。

优选地，所述的半导体器件还包括于与所述第五半导体层相连的第一电极，以及与所述第一半导体层相连的第二电极，

所述第一电与第二电极中的第一个用于与输入/输入端子相连，另一个接地。

优选地，所述预定值电压为所述半导体器件的最大反向工作电压。