[发明专利]半导体掩模层的制作方法在审

申请号：	201810272485.8	申请日：	2018-03-29
公开（公告）号：	CN110323129A	公开（公告）日：	2019-10-11
发明（设计）人：	张峰溢;李甫哲;林盈志;林刚毅	申请（专利权）人：	联华电子股份有限公司;福建省晋华集成电路有限公司
主分类号：	H01L21/033	分类号：	H01L21/033
代理公司：	北京市柳沈律师事务所 11105	代理人：	陈小雯
地址：	中国台***	国省代码：	中国台湾;71
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摘要：
搜索关键词：	第一材料蚀刻第二材料层牺牲层图案移除半导体掩模层间隙壁元件区周边区曝露制作
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【说明书】：

本发明公开一种半导体掩模层的制作方法，包含：首先提供一第一材料层以及一第二材料层位于该第一材料层上，其上定义有一元件区以及一周边区，然后形成多个牺牲层图案与多个间隙壁于该第二材料层上的该元件区内，其中每两个间隙壁位于各该牺牲层图案的两侧，接着进行一第一蚀刻步骤，移除该牺牲层图案，再进行一第二蚀刻步骤，移除部分该第二材料层，且曝露部分该元件区的该第一材料层，以及进行一第三蚀刻步骤，移除该元件区内的部分该第一材料层，以于该第一材料层中形成多个第一凹槽。

技术领域

本发明涉及半导体制作工艺领域，尤其是涉及一种制作半导体掩模层的方法。

背景技术

随着场效晶体管(Field Effect Transistors,FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(Fin Field EffectTransistor,Fin FET)元件取代平面晶体管元件已成为目前的主流发展趋趋势。

然而，当场效晶体管元件的尺寸逐渐缩小时，其中各部分的区域的电性及物理要求也日趋严苛；例如，鳍状结构的尺寸、形状以及彼此的间距等，如何达到所需的规格要求以及克服各物理极限形成此些结构并达成此些条件已为现今半导体产业的重要议题。

现有技术中，若基底上存在有多个元件，因为基底上各区域(包括疏离区与密集区)的元件密度不均，而使得各区域在填入介电层后，具有不同的顶面高度，如此将会影响后续制作工艺良率，尤其是不平坦的顶面不利于制作多层结构。

发明内容

本发明提供一种半导体掩模层的制作方法，包含：首先提供一第一材料层以及一第二材料层位于该第一材料层上，其上定义有一元件区以及一周边区，然后形成多个牺牲层图案与多个间隙壁于该第二材料层上的该元件区内，其中每两个间隙壁位于各该牺牲层图案的两侧，接着进行一第一蚀刻步骤，移除该牺牲层图案，再进行一第二蚀刻步骤，移除部分该第二材料层，且曝露部分该元件区的该第一材料层，以及进行一第三蚀刻步骤，移除该元件区内的部分该第一材料层，以于该第一材料层中形成多个第一凹槽。

本发明的优点在于，由于元件区内包含有较密集元件，因此容易导致后续形成介电层时，元件区内的介电层顶面凸起的情况。为了避免上述情况，本发明在制作半导体掩模的过程中，先在元件区内形成多个第一凹槽，该些第一凹槽可以降低元件区内的介电层的顶面，因此形成的介电层将具有较为平坦的顶面。如此一来，堆叠于介电层上的其他材料层也能形成在平坦的表面，因此可提升整体半导体元件的良率。

附图说明

图1～图7为本发明第一优选实施例的半导体掩模的制作过程的示意图；

图8为掩模层与第二掩模层的上视图；

图9为本发明另外一实施例的掩模层与第二掩模层的上视图。

主要元件符号说明

10 第一材料层

10a 顶面

11 第二材料层

12 元件区

13 周边区

14 牺牲层图案

16 间隙壁