[发明专利]一种3D NAND存储器及其制备方法

说明书

本发明提供了一种3D NAND存储器及其制备方法，上述3D NAND存储器包括衬底以及形成在上述衬底上的堆叠层，上述堆叠层包括沿衬底的厚度方向依次设置的若干栅极层；若干沟道孔，形成在上述堆叠层中，上述沟道孔垂直于上述衬底；沟道层，形成在上述沟道孔中；若干栅线隔槽，形成在上述堆叠层中，上述栅线隔槽将上述堆叠层分割为若干堆叠层子块；以及第一气隙，位于相邻两层上述栅极层之间；和/或，第二气隙，位于上述栅线隔槽中。本发明所提供的3D NAND的制备方法步骤简单，可操作性强，所制作的存储器栅极之间的电容耦合有效降低，栅极之间的互相干扰减小，存储器的性能更优。

技术领域

本发明涉及三维半导体存储器领域，尤其涉及三维NAND型存储器领域。

背景技术

为了满足高效及廉价的微电子产业的发展，半导体存储器件需要具有更高的集成密度。关于半导体存储器件，因为它们的集成密度在决定产品价格方面是非常重要的，即高密度集成是非常重要的。对于传统的二维及平面半导体存储器件，因为它们的集成密度主要取决于单个存储器件所占的单位面积，集成度非常依赖于光刻、掩膜工艺的好坏。但是，即使不断用昂贵的工艺设备来提高光刻、掩膜工艺精度，集成密度的提升依旧是非常有限的。

作为克服这种二维极限的替代，三维半导体存储器件被提出。三维半导体存储器件，需要具有可以获得更低制造成本的工艺，并且能够得到可靠的器件结构。

目前3D NAND存储器已经成功地引入商业化应用，但在现有的3DNAND存储器中，栅极与栅极之间的耦合是在编程过程中造成误写入、驱动电压偏移和降低驱动电压分布的主要原因，同时，栅极线与栅极线(亦可称之为字线)间的寄生电容也会干扰编程和读取，造成编程和读取速度的下降。因此，亟需一种3D NAND存储器，能够减小栅极之间的电容耦合及干扰。

发明内容

以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。

为了解决上述存在的问题，本发明提供了一种3D NAND存储器，包括：衬底以及形成在上述衬底上的堆叠层，上述堆叠层包括沿衬底的厚度方向依次设置的若干栅极层；若干沟道孔，形成在上述堆叠层中，上述沟道孔垂直于上述衬底；沟道层，形成在上述沟道孔中；若干栅线隔槽，形成在上述堆叠层中，上述栅线隔槽将上述堆叠层分割为若干堆叠层子块；以及第一气隙，位于相邻两层上述栅极层之间；和/或，第二气隙，位于上述栅线隔槽中。

可选的，还包括：覆盖在上述堆叠层以及上述栅线隔槽上方的绝缘覆盖层。

可选的，还包括，绝缘密封层，上述绝缘密封层至少形成在相邻两层上述栅极层邻接上述栅线隔槽的端部之间，以及，上述栅极层水平朝向上述栅线隔槽的侧表面。

可选的，上述第一气隙位于相邻两层上述栅极层之间，且上述绝缘密封层进一步填满上述栅线隔槽；或者，

上述第二气隙位于上述栅线隔槽中，上述绝缘密封层还填充上述栅线隔槽的外围部分，上述栅线隔槽的中央部分作为上述第二气隙。

可选的，上述绝缘密封层的材质包含氧化物。

可选的，上述3D NAND存储器为浮栅型3D NAND存储器，上述存储器还包括：位于上述栅极层与沟道层之间的浮栅。

可选的，上述3D NAND存储器为电荷捕获型存储器，上述存储器还包括：在上述栅极层与沟道层之间依次设置的阻挡层、电荷捕获层、隧穿层。