[发明专利]无接面晶体管元件及其制造方法

说明书

本公开提供一种无接面晶体管元件，包括：一半导体基底、一通道、一第一源/漏极、一第二源/漏极、一栅极及一栅极介电层。该通道包括一横向延伸的一第一通道及一垂直延伸的一第二通道。该第一源/漏极接触该第一通道，该第二源/漏极接触该第二通道。该通道、该第一源/漏极及该第二源/漏极具有相同的第一掺杂形态。该栅极沉积在该第一通道的一上表面及该第二通道的侧表面上，且该栅极具有与该第一掺杂形态不同的一第二掺杂形态。该栅极介电层沉积在该栅极与该通道之间。

本公开主张2017年12月6日申请的美国临时申请案第62/595,248号及2018年1月4日申请的美国正式申请案第15/862,158号的优先权及益处，该美国临时申请案及该美国正式申请案的内容以全文引用的方式并入本文中。

技术领域

本公开提供一种无接面晶体管元件及其制造方法，特别涉及一种具有垂直通道栅极全环(gate-all-around)的无接面晶体管及其制造方法。

背景技术

传统金属氧化物半导体场效晶体管(MOSFET)元件具有四个端点，包括一栅极端点、一源极端点、一漏极端点及一基极(基底)端点。MOSFET的源/漏极(S/D)与通道具有不同的掺杂形态，因此，在S/D及通道之间产生一空乏区。当MOSFET晶体管元件尺寸缩小，空乏区将出现击穿(punch)现象，导致高漏电流、更大次临限摆幅(subthreshold swing)及漏极偏压导致通道能障降低效应(Drain Induced Barrier Lowering effect,DIBL)。换言之，短通道效应(SCE)将愈发严重。另外，S/D与基极界面之间亦可能出现空乏区。

上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开的一实施例提供一种无接面晶体管元件，包括：一半导体基底，具有一表面；一通道，形成在该半导体基底上，且该通道包括一第一通道，其实质平行该半导体基底的该表面并横向延伸，以及一第二通道，其实质垂直该半导体基底的该表面并垂直延伸，其中该第一通道及该第二通道在一末端相接触，且该通道具有一第一掺杂形态；一第一源/漏极形成在该半导体基底上，并与该第一通道接触，其中该第一源/漏极具有该第一掺杂形态；一第二源/漏极形成在该半导体基底上，并与该第二通道接触，其中该第二源/漏极具有该第一掺杂形态；以及一栅极，形成在该第一通道的一上表面及该第二通道的侧表面上，该栅极具有一第二掺杂形态，其中该第二掺杂形态与该第一掺杂形态不同。

在一些实施例中，该第一源/漏极的掺杂浓度、该第二源/漏极的掺杂浓度及通道的掺杂浓度实质上相同。

在一些实施例中，该栅极的掺杂浓度高于该通道的掺杂浓度。

在一些实施例中，该半导体基底另包括一掺杂井，该掺杂井位于该通道下方且具有该第二掺杂形态。

在一些实施例中，该掺杂井的掺杂浓度低于该通道的掺杂浓度。

在一些实施例中，该无接面晶体管元件另包括：一第一电性接点以电性连接该第一源/漏极；及一第二电性接点以电性连接该第二源/漏极。

在一些实施例中，该栅极环绕该第二通道的多个侧表面。

本公开的一实施例提供一种无接面晶体管元件的制造方法，其步骤包括：提供一半导体基底；形成一半导体掺杂结构于该半导体基底上，该半导体掺杂结构具有一第一掺杂形态，且该半导体掺杂结构包括一第一掺杂结构及一第二掺杂结构，其中该第一掺杂结构实质平行该半导体基底的一表面并横向延伸，第二掺杂结构实质垂直该半导体基底的该表面并垂直延伸；以及形成一栅极介电层及一栅极于该半导体掺杂结构上，其中该栅极具有一第二掺杂形态，且该第二掺杂形态与该第一掺杂形态不同。