[发明专利]动态随机存取存储器及其操作方法

说明书

本公开提供一种具有数据更正功能的动态随机存取存储器(dynamic random access memory，DRAM)及其操作方法。该动态随机存取存储器包括一存储器阵列；一控制电路，经配置以接收一读取位址及该读取位址的一缺陷信息；一存取电路，经配置以根据来自该控制电路的该读取位址而从该存储器阵列产生一读取数据；以及连接到该存取电路和该控制电路的一修改电路，其中该修改电路经配置以根据该缺陷信息而修改该读取数据的一部分。

技术领域

本公开主张2017年12月26日申请的美国临时申请案第62/610,341号及2018年2月26日申请的美国正式申请案第15/904,912号的优先权及益处，该美国临时申请案及该美国正式申请案的内容以全文引用的方式并入本文中。

本公开关于一种动态随机存取存储器(DRAM)及其操作方法，特别涉及一种具有数据更正功能的动态随机存取存储器及其操作方法。

背景技术

动态随机存取存储器(dynamic random access memory，DRAM)是一种随机存取存储器的形态。该种形态的随机存取存储器将每个位元的数据存储在单独的电容器中最简单的DRAM单元包括单个N型金属氧化物半导体(n-type metal-oxide-semiconductor，NMOS)晶体管和单个电容器。如果电荷存储在电容器中，则根据所使用的惯例，该单元被称为存储逻辑高。如果不存在电荷，则称该单元存储逻辑低。由于电容器中的电荷随时间消耗，因此DRAM系统需要更新电路来周期性地更新存储在电容器中的电荷。由于电容器只能存储非常有限的电荷量，为了快速区分逻辑1和逻辑0之间的差异，通常每个位元使用两个位元线(bit line，BL)，其中位元线对中的第一位被称为位线真(bit line true，BLT)，另一个是位元线补数(bit line complement，BLC)。单个NMOS晶体管的栅极由字元线(word line，WL)控制。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开提供一种动态随机存取存储器(dynamic random-access memory，DRAM)，包括一存储器阵列；一控制电路，经配置以接收一读取位址及该读取位址的一缺陷信息；一存取电路，经配置以根据来自该控制电路的该读取位址而从该存储器阵列产生一读取数据；以及连接到该存取电路和该控制电路的一修改电路，其中该修改电路经配置以根据该缺陷信息而修改该读取数据的一部分。

在一些实施例中，该修改电路包括一翻转电路，经配置以修改该读取数据的该部分，该翻转电路根据该缺陷信息将该读取数据的至少一个位元从一第一逻辑状态翻转至一第二逻辑状态。

在一些实施例中，该修改电路还包括一位址暂存器，经配置以存储来自该控制电路的该缺陷信息。

在一些实施例中，该DRAM还包括一错误更正电路连接到该修改电路。

在一些实施例中，该修改电路经配置以修改该读取数据的一第一部分，该错误更正电路经配置以更正未被该修改电路修改的该读取数据的一第二部分。

本公开另提供一种动态随机存取存储器，包括一存储器阵列；一控制电路，经配置以接收一读取位址；一存取电路，经配置以根据来自该控制电路的该读取位址而从该存储器阵列产生一读取数据；一修改电路；以及一错误更正电路，连接到该修改电路且经配置以产生该读取数据的一缺陷信息；其中，该修改电路包括连接到该控制电路的一位址暂存器及连接到该存取电路的一翻转电路，该位址暂存器连接到该错误更正电路以接收该读取位址的该缺陷信息，该翻转电路经配置以根据该缺陷信息而修改该读取数据的一部分。

在一些实施例中，该翻转电路经配置以修改该读取数据的该部分，该翻转电路根据该缺陷信息将该读取数据的至少一个位元从一第一逻辑状态翻转至一第二逻辑状态。