[发明专利]一种CMOS后端工艺嵌入式的铁电随机存储器及其制备方法

说明书

本发明提出一种高存储密度、低工艺成本、CMOS后端工艺嵌入式的铁电随机存储器及其制备方法。利用新型铁电材料氧化铪或者氧化锆的低温退火工艺特点，结合合适的上下金属电极，将该电容集成到CMOS后端工艺线中，实现信息存储、读取。此外，本发明还公开了一种与0.13μm CMOS工艺线完全兼容、不需要特殊阻挡层及封装技术、抗辐照性能好的铁电存储器的制备方法。

技术领域

本发明属于集成电路工艺技术领域，涉及新型存储器的集成工艺领域，具体为一种与CMOS兼容的、嵌入式的铁电随机存储器(FRAM)及其制备方法。

背景技术

FRAM是下一代存储器技术中非常有前景的一类，一直是人们关注的焦点。它是将铁电电容(包括底电极、铁电薄膜材料和顶电极)集成于互补氧化物金属半导体(CMOS)中，通过定义铁电电容电滞回线上正负极化电荷值为数据“0”和“1”来实现存储功能，如图1。FRAM同时具备RAM(随机存储器)和ROM(只读存储器)的特点，在非易失性、低功耗、耐疲劳、读写速度快及抗辐射等方面具有优势，已广泛应用于RFID、智能电表、气表、水表、电梯、ATM机、PLC控制和医疗设备等领域。

尽管FRAM兼具上述优于传统易失性存储器和其他非易失性技术的优点，但目前非易失存储器市场上FRAM只占据较小的份额，还具有很广阔的市场前景。限制FRAM广泛应用的主要因素是其较低的存储密度，较高的制造成本以及较难实现嵌入式集成。目前商用单片式和嵌入式FRAM中，铁电电容的底电极和顶电极主要是Pt、Ir、IrO₂和SrRO₃等，铁电薄膜材料主要是锆钛酸铅(PZT)系列(包括掺杂和无掺杂)。PZT系列薄膜较高的结晶温度(600℃或更高)，使目前铁电电容主要集成于金属互联层之前，即铁电电容镶嵌于与晶体管源区连接的通孔上。在制备过程中，由于铁电薄膜和电极材料会污染前端的晶体管且CMOS后端工艺(BEOL)会退化铁电薄膜的电学性能，必须采用阻挡层技术和多层顶电极的技术以降低铁电薄膜中易挥发性元素的扩散和后端工艺中氢元素带来的铁电薄膜性能退化作用。这增加了工艺复杂性和制造成本，且难以实现高密度集成。另外，嵌入式集成时，增加的FRAM工艺模块不能改变其它逻辑器件的性能，否则必须采用全定制设计，从而增加设计成本，限制了其嵌入式的实现。

为简化现有FRAM的工艺流程、降低制造成本，中国专利公告号CN 102956566B报道了一种减少掩膜和刻蚀步骤的镶嵌式自对准工艺，但其工艺流程仍然较繁琐。而为了提高存储容量，铁电电容已设计成三维形状，但目前PZT薄膜的三维电容制备技术较难；且随着厚度的减小，PZT薄膜的电学性能出现退化。针对FRAM的嵌入式应用，日本电气股份有限公司提出了一种基于0.25μm CMOS后端工艺的铁电电容集成技术：他们通过MOCVD(金属有机物化学气相沉积)方法在445℃制备出了PZT薄膜，并将铁电电容集成于后端工艺中。该工艺降低了后端工艺对铁电薄膜性能的影响，减少了流片过程中的交叉污染，降低了生产成本；并且无须对其它逻辑器件和工艺进行改善，有利于铁电电容的嵌入式集成。但是，低温工艺(小于600℃)制备的PZT薄膜的电学性能较差；另一方面，随着工艺尺寸的不断缩小，该技术也难以满足越来越低的热预算。

因此，进一步发展低制造成本、可嵌入式集成的高密度FRAM的制备方法，具有重要的研究意义和广泛的应用价值。

发明内容

本发明的目的在于针对上述存在的技术问题，提出一种高存储密度、低工艺成本、CMOS后端工艺嵌入式的铁电随机存储器及其制备方法。

本发明的技术方案如下：

提供一种CMOS后端工艺嵌入式的铁电随机存储器的制备方法，其具体步骤为：

步骤一：金属氧化物半导体场效应晶体管(MOSFET)的制备，以及多层通孔、层间介质、金属互联，直至最后一层金属布线形成之前；

步骤二：利用化学机械抛光(CMP)技术将通孔填充后的表面磨平，改善表面粗糙度；