[发明专利]分频器

说明书

本申请涉及一种分频器，包括相互通讯连接的分频模式控制器、分频链路以及占空比控制器；所述分频模式控制器用于根据所接收的分频比控制字信号输出分频链路控制信号至所述分频链路，以控制所述分频链路根据所接收的待分频信号输出分频信号和同步修正信号；以及所述占空比控制器用于根据所接收的所述同步修正信号对所接收的所述分频信号进行同步修正，以输出修正分频信号；其中，所述分频模式控制器还用于根据所接收的所述分频信号更新所述分频链路控制信号。上述分频器，电路结构较为简单，有利于实现高速电路，功耗也较低，且通过占空比控制器对分频信号进行同步修正，可以使占空比的控制达到较高精度。

技术领域

本发明涉及电子电路领域，特别是涉及一种分频器。

背景技术

在数字电路中，分频器用于将较高频率的时钟信号进行分频操作，得到较低频率的时钟信号。传统的分频器电路结构复杂程度比较高，难以实现高速电路，由于同步时钟频率过高以及例如通过计数器实现分频器等原因，还会造成功耗较大的缺点，且传统的分频器的占空比控制不够精确。

发明内容

基于此，有必要针对上述技术问题，提供一种分频器，结构简单且可以实现较高精度的占空比控制。

一种分频器，包括相互通讯连接的分频模式控制器、分频链路以及占空比控制器；

所述分频模式控制器用于根据所接收的分频比控制字信号输出分频链路控制信号至所述分频链路，以控制所述分频链路根据所接收的待分频信号输出分频信号和同步修正信号；以及

所述占空比控制器用于根据所接收的所述同步修正信号对所接收的所述分频信号进行同步修正，以输出修正分频信号；

其中，所述分频模式控制器还用于根据所接收的所述分频信号更新所述分频链路控制信号。

上述分频器，电路结构较为简单，有利于实现高速电路，功耗也较低，且通过占空比控制器对分频信号进行同步修正，可以使占空比的控制达到较高精度。

在其中一个实施例中，所述分频链路由多个分频单元级联组成，所述分频链路控制信号包括使能信号以及分频比控制信号；

其中，所述使能信号连接至各级分频单元的使能端，用于确定所述分频链路中分频单元的实际有效级；所述分频比控制信号连接至各级分频单元的控制端，用于确定所述各级分频单元的工作状态。

在其中一个实施例中，所述分频比控制信号跟随所述分频信号的高低电平变化而更新。

在其中一个实施例中，所述分频单元为2/3分频单元。

在其中一个实施例中，所述分频链路包括n个2/3分频单元，则所述分频器的分频比为大于等于4且小于等于2ⁿ⁺¹-1的正整数。

在其中一个实施例中，对于所述分频链路中的任意一级2/3分频单元；

所述使能信号等于0时，该所述2/3分频单元的输出频率与输入频率相同；

所述使能信号等于1时，该所述2/3分频单元工作在2分频或3分频状态，其中，所述分频比控制信号等于1时，该所述2/3分频单元工作在3分频状态，所述分频比控制信号等于0时，该所述2/3分频单元工作在2分频状态。

在其中一个实施例中，所述分频比为偶数时，所述分频链路输出的分频信号的占空比为50％；

所述分频比为奇数时，所述分频链路输出的分频信号的高电平时长比低电平时长多一个所述待分频信号的时钟周期。

在其中一个实施例中，第i级2/3分频单元是所述分频链路中的最后一级有效的2/3分频单元；

所述分频比为偶数或者不等于2ⁱ⁺¹-1的奇数时，所述第i级2/3分频单元工作在2分频状态；