[发明专利]用于FDSOI的电源轨及MOL构造

说明书

本发明涉及用于FDSOI的电源轨及MOL构造，其提供在平面晶体管的源极/漏极与局部互连或第一金属化层电源轨之间的一种电性连接，包括电性耦合至该源极/漏极的第一接触区，电性耦合至该第一接触区及该晶体管的栅极的第二接触区，以及电性耦合至该局部互连或第一金属化层电源轨的V₀。沟槽硅化物不存在于该晶体管中。也提供一种基于接触区的电源轨脊柱，其包括第一接触区，第二接触区，以及在该第一接触区上面且电性耦合至该第一接触区的邻近V₀双向卡钉，以及在该第二接触区及该V₀双向卡钉上面且电性耦合至该第二接触区及该V₀双向卡钉的V₀。

技术领域

本发明大致有关于用于半导体装置的互连结构的设计。更特别的是，本发明有关于用于栅极优先(gate-first)半导体装置技术的电源轨构造及相关MOL构造。

背景技术

随着半导体装置持续向下缩减尺寸，例如至14纳米以下，CMOS块材及FinFET技术面临到与使用沟槽硅化物有关的设计障碍及可靠性问题(例如，V₀与沟槽硅化物短路)，使得产业走向全空乏绝缘体上覆硅(FDSOI)、栅极优先技术，以作为替代CMOS块材及FinFET技术。用于设计尺寸缩小的装置的互连结构的链接库单元(library cell)同样必须缩减尺寸。不过，需要对现有电源结构做出根本改变才能缩减此类互连设计的尺寸。

发明内容

在一态样，通过提供一种半导体结构来克服先前技术的缺点且提供额外优点。该半导体结构包含：至少一半导体装置的至少一源极或漏极区；用于该至少一半导体装置的互连结构的第一金属化层；电性耦合至该至少一源极或漏极区的至少一第一接触区；电性耦合至该至少一第一接触区的至少一第二接触区；电性耦合至该至少一第二接触区的至少一V₀，该第一金属化层电性耦合至该至少一V₀；以及至少一第一栅极与至少一第二栅极，该至少一第一栅极与该至少一第二栅极为金属栅极。该至少一源极或漏极区设置成邻近该至少一第一栅极及该至少一第二栅极中的一或多个，该至少一第二接触区也电性耦合至该至少一第一栅极及该至少一第二栅极中的一或多个，沟槽硅化物不存在于该半导体结构中，以及该半导体结构是平的。

根据另一态样，提供一种半导体结构。该半导体结构包含：至少一半导体装置的至少一源极或漏极区；电性耦合至该至少一源极或漏极区的至少一第一接触区；电性耦合至该至少一第一接触区的至少一第二接触区；邻近该至少一第二接触区且电性耦合至该至少一第二接触区及该至少一第一接触区的至少一V₀双向卡钉；以及在上面且电性耦合至该至少一第二接触区及该至少一V₀双向卡钉的至少一V₀。该半导体结构更包含至少一第一栅极与至少一第二栅极，该至少一第一栅极与该至少一第二栅极为金属栅极，该至少一源极或漏极区设置成邻近该至少一第一栅极及该至少一第二栅极中的一或多个，该至少一第二接触区也电性耦合至该至少一第一栅极及该至少一第二栅极中的一或多个，沟槽硅化物不存在于该半导体结构中，以及该半导体结构是平的。

根据又一态样，提供一种半导体结构。该半导体结构包含：至少一第一接触区；在该至少一第一接触区上面且电性耦合至该至少一第一接触区的至少一第二接触区；邻近该至少一第二接触区且电性耦合至该至少一第二接触区及该至少一第一接触区的至少一V₀双向卡钉；在该至少一第二接触区及该至少一V₀双向卡钉上面且电性耦合至该至少一第二接触区及该至少一V₀双向卡钉的至少一V₀；以及电性耦合至该至少一V₀的第一金属化层电源轨，该第一金属化电源轨由具有小于铜的最小面积的非铜重金属制成，以及该至少一第一接触区、该至少一第二接触区、该至少一V₀双向卡钉及该至少一V₀一起用作一电源轨脊柱(power rail spine)。

附图说明

由以下本发明各种态样结合附图的详细说明可明白以上及其他的本发明目标、特征及优点，其中：