[发明专利]集成电路及其制造方法

说明书

提供一种制造多电压装置的方法，此方法包含在半导体基底的逻辑区中形成一对逻辑栅极堆叠并且在多电压装置区中形成一对装置栅极堆叠，这对逻辑栅极堆叠和这对装置栅极堆叠包含第一虚设栅极材料，这对装置栅极叠层也包含功函数调整层。此方法还包含在这对逻辑栅极堆叠上方沉积第二虚设栅极材料。以n型材料从这对逻辑栅极堆叠的第一逻辑栅极堆叠上方置换第一虚设栅极材料和第二虚设栅极材料。以p型材料从这对逻辑栅极堆叠的第二逻辑栅极堆叠上方置换第一虚设栅极材料和第二虚设栅极材料。

技术领域

本公开实施例是关于半导体制造技术，特别是有关于集成电路(integratedcircuit，IC)及其制造方法。

背景技术

半导体集成电路(integrated circuit，IC)产业在过去数十年已经经历了指数型(exponential)成长。在集成电路演进的历程中，高电压技术已经广泛地用于电源管理、调节器(regulators)、电池保护器(battery protectors)、直流电动机(DC motors)、汽车电路(automotive circuits)、平板显示驱动器等。另一方面，低电压技术通常用于逻辑核心(logic cores)、微处理器(microprocessors)和微控制器(microcontrollers)。一些当代的集成电路设计将高电压和低电压装置两者整合在一个单芯片上。

在高电压和低电压技术两者中，当几何尺寸(亦即使用生产工艺可以产生的最小元件(或线))缩减时，功能密度(亦即单位芯片面积的互连装置数量)通常也增加。在一些集成电路设计中，随着技术节点(node)缩减而实现的一个进展是用金属栅极电极取代典型的多晶硅栅极电极，以具有缩减的部件(features)尺寸来提高装置效能。以逻辑核心(logiccore)将取代栅极技术的多个半导体装置整合在同一芯片上，其支持逻辑核心完成预期的功能，并且限制或消除芯片间通信(inter-chip communication)的需求。然而，对于在相同的芯片上嵌入低电压装置和高电压装置存在着挑战，特别是在28nm节点及以下的工艺上。

发明内容

根据本公开的一些实施例，提供集成电路的制造方法。此方法包含在半导体基底的逻辑区中形成一对逻辑栅极堆叠，且在半导体基底的多电压装置区中形成一对装置栅极堆叠，其中这对逻辑栅极堆叠和这对装置栅极堆叠包含第一虚设栅极材料，且其中这对装置栅极堆叠包含功函数调整层；在这对逻辑栅极堆叠上方沉积第二虚设栅极材料；以n型栅极材料从这对逻辑栅极堆叠的第一逻辑栅极堆叠上方置换第一虚设栅极材料和第二虚设栅极材料；以p型栅极材料从这对逻辑栅极堆叠的第二逻辑栅极堆叠上方置换第一虚设栅极材料和第二虚设栅极材料；在这对逻辑栅极堆叠上方沉积氧化物层；在逻辑区和多电压装置区上方沉积金属层；以及处理金属层，以在这对装置栅极堆叠的第一装置栅极堆叠和第二装置栅极堆叠中形成金属硅化物层。

根据本公开的一些实施例，提供集成电路。此集成电路包含半导体基底；装置，位于半导体基底上，其中装置包含在半导体基底中的一对源极/漏极区，且还包含第一完全硅化的栅极和第二完全硅化的栅极，其中第一完全硅化的栅极和第二完全硅化的栅极系通过功函数调整层从半导体基底垂直地分开；以及逻辑装置，位于半导体基底上，横向地从装置隔开，其中逻辑装置包含逻辑栅极。