[发明专利]集成电路封装件及其形成方法

说明书

本发明实施例提供了一种集成电路封装件及其形成方法。一种方法包括在载体上方形成第一再分布层，第一再分布层包括接触焊盘和接合焊盘。在接触焊盘上方形成导电柱。使用焊料接头将集成电路管芯的背面附接至接合焊盘。沿着导电柱的侧壁和集成电路管芯的侧壁形成密封剂，集成电路管芯的正面与密封剂的最顶面和导电柱的最顶面大致齐平。在集成电路管芯的正面、密封剂的最顶面和导电柱的最顶面上方形成第二再分布层。

技术领域

本发明实施例涉及集成电路封装件及其形成方法。

背景技术

半导体器件用在诸如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层，并且使用光刻图案化各个材料层以在其上形成电路组件和元件来制造半导体器件。通常，在单个半导体晶圆上制造数十或数百个集成电路。通过沿着划线锯切集成电路来分割单独的管芯。然后，以多芯片模块或以封装的其他类型来将单独的管芯分别进行封装。

由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体行业已经历了快速的发展。在很大程度上，集成密度的这种提高源自最小部件尺寸的重复减小(例如，将半导体工艺节点减小至亚20nm节点)，这允许在给定区域中集成更多的组件。由于最近对微型化、更高速度和更大带宽以及更低功耗和延迟的需求不断增长，因此亟需用于半导体管芯的更小且更具创造性的封装技术。

随着半导体技术的进一步发展，已经出现了堆叠的半导体器件(例如，三维集成电路(3DIC))作为有效替代以进一步减小半导体器件的物理尺寸。在堆叠的半导体器件中，在不同半导体晶圆上制造诸如逻辑、存储器、处理器电路等的有源电路。两个或更多的半导体晶圆可以安装或堆叠在彼此的顶部上以进一步降低半导体器件的形状因数。叠层封装(POP)器件是一种类型的3DIC，其中，封装管芯并且然后将管芯与另一封装的一个管芯或多个管芯封装在一起。封装件上芯片(COP)器件是另一类型的3DIC，其中，封装管芯并且然后将管芯与另一管芯或多个管芯封装在一起。

发明内容

根据本发明的一些实施例，提供了一种形成半导体结构的方法，包括：在载体上方形成第一再分布层，所述第一再分布层包括接触焊盘和接合焊盘；在所述接触焊盘上方形成导电柱；使用焊料接头将集成电路管芯的背面附接至所述接合焊盘；沿着所述导电柱的侧壁和所述集成电路管芯的侧壁形成密封剂，所述集成电路管芯的正面与所述密封剂的最顶面和所述导电柱的最顶面齐平；以及在所述集成电路管芯的正面、所述密封剂的最顶面和所述导电柱的最顶面上方形成第二再分布层。

根据本发明的另一些实施例，还提供了一种形成半导体结构的方法，包括：在载体上方形成绝缘层；在所述绝缘层上方形成晶种层；在所述晶种层上方形成第一图案化掩模，所述第一图案化掩模具有第一开口和第二开口，所述第一开口和所述第二开口暴露所述晶种层；在所述第一开口和所述第二开口中沉积第一导电材料以在所述第一开口中形成第一导电部件并且在所述第二开口中形成第二导电部件；去除所述第一图案化掩模；在所述晶种层、所述第一导电部件和所述第二导电部件上方形成第二图案化掩模，所述第二图案化掩模具有第三开口，所述第三开口暴露所述第一导电部件；在所述第三开口中沉积第二导电材料以在所述第三开口中形成导电柱；去除所述第二图案化掩模；去除所述晶种层的暴露部分；以及使用焊料接头将集成电路管芯的背面附接至所述第二导电部件。

根据本发明的又一些实施例，还提供了一种半导体结构，包括：集成电路管芯，所述集成电路管芯具有前侧和与所述前侧相对的背侧，所述集成电路管芯具有位于所述前侧上的多个接触部件；密封剂，沿着所述集成电路管芯的侧壁延伸；第一再分布层，位于所述集成电路管芯的背侧上，所述第一再分布层包括接触焊盘和接合焊盘；焊料接头，插接在所述集成电路管芯的背侧和所述接合焊盘之间；第二再分布层，位于所述集成电路管芯的前侧上；以及导电通孔，位于所述密封剂内，所述导电通孔从所述第一再分布层延伸至所述第二再分布层。

附图说明