[发明专利]一种新型低复杂度TEC－RS码的解码算法及硬件架构

说明书

本发明公开了一种Triple‑Error‑Correcting Reed‑Solomon(TEC‑RS)码的新型超低运算量解码算法及硬件架构。本发明算法部分推导出TEC‑RS码的错误图样的简洁表达式，对应硬件架构依据提出的算法设计出最优化电路。该硬件架构包括：先进先出缓冲器、伴随式计算电路、错误位置求解参数计算模块、错误图样计算单元、加法器。其中在我们设计的架构中，用直接错误图样计算单元取代了KES的迭代运算以及Chien Search和Forney模块的穷举运算。同时，我们设计的架构是一种完全正向前馈电路，可以插入流水线使解码器吞吐率大幅增加，避免了其他RS解码算法中的都存在的迭代循环。本发明提出的新型TEC‑RS解码算法及其相应架构不仅具有更快的运算速度，而且运算量超低，在RS码纠错码的实际应用中有重要的实用价值。

技术领域

本发明设计计算机及电子信息技术领域，特别涉及一种前向纠错码的RS码解码算法及架构。

背景技术

现代数据传输系统中，前向纠错码都发挥着不可或缺的核心作用，它能有效的提高数据传输的准确率，降低传输功耗，是数字时代研究的热点和发力点。它需要在发送的信息上按照不同的编码规则，加入冗余校验位以便对传输后的数据进行校验和纠错。而RS码是目前应用极为广泛的差错控制编码方式之一。TEC- RS码可以纠正出现三个以内随机错误，也适用于纠正三个以内突发错误，已经广泛应用在云存储系统、NB-IoT、WiFi等低功耗领域。

TEC-RS码的表示形式为(n，k，6)，其中n为RS码的码长，k为信息位的长度，TEC-RS码的冗余长度为6，最大可纠正3个及以内的错误个数，此错误个数包含随机错误和突发错误。现有的关于TEC-RS码的解码都会分为四大模块依次执行计算，即为伴随式计算模块，KES模块、Chien Search模块和Forney模块。在所有解码算法中伴随式计算模块都相同，不列入考虑范围，只用考虑从KES模块到解出错误图样的整体函数功能。

KES模块部分的算法主要有以BM迭代算法为基础的改良版本RiBM算法，和以Euclid算法为基础的改良算法。求解错误图样部分都是相同的Chien Search 算法求解错误位置和Forney算法求解错误数值。这些构成了目前TEC-RS码的主流算法和架构组成。这样的算法和架构组合都存在着两个方面制约RS解码器进一步得到更广泛应用的提高和发展。这两个方面的问题是：在KES模块的算法都是迭代运算，造成数据流在这个部分的阻塞，是制约TEC-RS解码器吞吐率提高的一大瓶颈；另外Chien Search和Forney算法本质上就是一种穷举搜素，VLSI 硬件实现上会造成大量的无效计算，这是关乎进一步降低TEC-RS解码器功耗的关键所在。

如何在保证TEC-RS解码器出色的纠正随机和突发错误的性能不损失的前提下解决上述提到的两方面瓶颈，是TEC-RS码的进一步提高发展的方向，本发明正是基于此需求，改进设计出新的解码算法和架构。

发明内容

本发明提出了一种直接计算出错误位置和错误数值的方法，将错误数值和错误位置直接推导出一种仅与伴随式有关的公式表达式，这样的公式表达式是非常直接和有效的，省去了以前主流算法中存在的两方面问题，能够达到低延迟、高吞吐率和低功耗的发明目的。

在伴随式值S₁、S₂、S₃、S₄、S₅、S₆已经得到的基础上，有以下的方程组

可以求出计算错误位置多项式的系数σ₃、σ₂、σ₁，计算表达式如下：

其中矩阵A的伴随矩阵根据伴随矩阵的求解公式得到