[发明专利]ECC编码电路、解码电路以及存储器控制器

说明书

本申请提供一种ECC编码电路、ECC解码电路和存储器控制器。所述一种存储器控制器，包括ECC编码电路和静态随机存储器，所述ECC编码电路用于根据原始数据生成已编码数据，包括：两个乘法器；两个加法器；两个寄存器，用于用于存储原始数据的相应字节经过加法和/或乘法操作的结果数据；第一选择器，输入端分别和所述个两个寄存器相连，用于根据所述结果数据获得所述已编码数据；所述静态随机存储器和所述两个寄存器双向相连，从所述两个寄存器中接收所述结果数据进行存储，并将存储的所述结果数据传送到所述两个寄存器。本申请通过静态随机存储器和寄存器之间的数据双向流动，扩展了ECC编码电路的编码能力。

技术领域

本发明涉及一种ECC编码电路、ECC解码电路以及存储器控制器。

背景技术

快闪存储器(flash)是一种非易失性的存储器，广泛应用于记忆卡、固态硬盘以及可携式多媒体播放器(portable multimedia players)等电子设备。快闪存储器可分为N0R型快闪存储器和NAND型快闪存储器。

为了保证数据安全，通常在快闪存储器的控制器设置有ECC(Error Checking andCorrection)电路，用于数据恢复和纠错处理。ECC电路设置在快闪存储器的控制端，在数据写入阶段，将基于原始数据编码产生已编码数据存储到快闪存储器中，在数据读取阶段，对已编码数据进行译码才能获得原始数据。通过ECC编译码电路能够降低快闪存储器的误码率以及提高产品良率。

为了提高ECC的数据纠错能力，可以在快闪存储器的控制器内设置更多的ECC编码电路，以实现对更多的原始数据进行编码，以及设置更多的ECC解码电路实现对更多的已编码数据进行解码。然而，更多的ECC编码电路和解码电路意味着快闪存储器的体积会增加，这和快闪存储器的发展趋势相悖。随着3D NAND型快闪存储器的兴起，快闪存储器在体积方面趋向越来越小。由此，如何在不增加甚至减小快闪存储器的体积的基础上，提高ECC电路的纠错能力是一个值得研究的问题。

发明内容

有鉴于此，本发明实施例提出一种ECC编码电路和解码电路，不增加甚至减小快闪存储器的体积的基础上，提高ECC电路的纠错能力。

根据本发明的第一方面，提供一种ECC编码电路，用于根据原始数据生成已编码数据，包括：

第一寄存器和第二寄存器；

第一静态随机存储器，分别与所述第一寄存器和所述第二寄存器连接；

第一加法器，一个输入端顺序接收所述原始数据的各个字节，另一输入端与所述第一寄存器连接，输出端分别连接到第一乘法器的输入端和第二乘法器的输入端；

第二加法器，一个输入端与所述第一乘法器的输出端连接，另一个输入端与所述第二寄存器连接，输出端与所述第一寄存器连接；

第一乘法器，一个输入端接收第二常量，另一个输入端与所述第一加法器的输出端连接，输出端连接到所述第二加法器的输入端；

第二乘法器，一个输入端接收第一常量，另一个输入端与所述第一加法器的输出端连接，输出端连接到所述第二寄存器；

第一选择器，两个输入端分别和所述第一寄存器、所述第二寄存器连接，输出端输出所述已编码数据；

其中，所述第一静态随机存储器与所述第一寄存器、所述第二寄存器进行双向数据传输，包括：所述第一静态随机存储器存储上一次编码操作的结果数据，所述第一寄存器和所述第二寄存器分别从第一静态随机存储器读取上一次编码操作的结果数据，并存储根据所述上一次编码操作的结果数据和本次接收到的所述原始数据的至少一个字节生成的本次编码操作得到的结果数据，进而所述第一寄存器和所述第二寄存器将本次编码操作得到的结果数据存储到所述第一静态随机存储器，以及经过多次双向数据传输，所述第一寄存器和所述第二寄存器中结果数据被输入给所述第一选择器，以从所述第一选择器的输出端输出所述已编码数据。