[发明专利]一种高速低功耗四/五预分频器

说明书

本发明公开了一种高速低功耗四/五预分频器，包括：第一级真单相时钟触发器DFF1、第二级真单相时钟触发器DFF2、第三级真单相时钟触发器DFF3、或非门N1、NMOS晶体管M1和NMOS晶体管M2；或非门N1的输出端与NMOS晶体管M2的栅极连接；第二NMOS晶体管M2的漏极与NMOS晶体管M1的源极连接；第一级真单相时钟触发器DFF1的输出端与NMOS晶体管M1的栅极连接；NMOS晶体管M1的漏极连接至第二级真单相时钟触发器DFF2的第二主锁存器输出端与第二从锁存器之间；第二级真单相时钟触发器DFF2的输出端通过非门N2与第三级真单相时钟触发器DFF2的输入端连接；第三级真单相时钟触发器DFF2的输出端通过非门N3连接或非门N1的第一输入端；或非门N1的第二输入端连接控制信号M。

技术领域

本发明涉及分频器技术领域，尤其涉及一种高速低功耗四/五预分频器。

背景技术

如图2所示，图2为现有的射频收发系统，整个射频收发机系统必须由频率综合器来提供上变频跟下变频的时钟频率，或者是提供稳定的给予数模混合器跟模数混合器一个稳定的低噪声的低频信号，而锁相环频率综合器则是最好的选择，锁相环频率综合器通过负反馈来稳定时钟频率，而且可以很好的降低相位噪声。

频率综合器是利用一个或者多个高精度和高稳定度的标准频率信号为基准，通过各种技术途径产生一个或多个具有相同精度和稳定度的输出频率信号的系统。它广泛地应用于无线通信、仪器仪表、雷达导航以及广播电视等各个领域，而锁相环频率综合器则因为有着电路结构简单、集成度高、成本低、工作频率高、输出频带宽、不易失锁、跳频灵活以及适合多模式多标准等优点备受欢迎。

在多模多频射频收发机中，锁相环频率综合器是用来为系统以及数模转换器和模数转换器来提供稳定、低相位噪声的时钟。锁相环频率综合器模块通常采用经典的电荷泵锁相环架构。

因为锁相环是工作在接近20GHz的频率上的，所以在分频器链中一般会先把高速二分频器作为第一级来降低频率，然后再通过四/五预分频器来进一步降低频率。

如图3所示就是电荷泵锁相环的结构图，压控振荡器的输出经过分频器之后变成一个低频信号，与基准信号频率源的信号一同输入到鉴频鉴相器中，鉴频鉴相器可以鉴别两个信号之间的频率差和相位差，输出一个脉冲来控制电荷泵对环路滤波器进行充放电来控制压控振荡器的Vtune信号，从而调整压控振荡器的输出信号的频率。

如图4所示，是当前最常用的四/五预分频器结构，一般为了提高电路的工作速度和降低功耗，会采用真单相时钟触发器来替代数字准静态D触发器。但现有技术中电路可以实现的最高工作频率很低，这种电路的设计存在一个很大的问题，那就是信号的传播途径太长了。我们可以来看一下图4中信号的传播途径，当我们想要四/五预分频器实现五分频功能时，即当控制信号“M”为低电平，如图中的虚线所示，输出信号f_OUT先经过第二个D触发器DFF2，然后DFF2的输出Q2’必须要依次经过第二个或非门N2，第三个D触发器DFF3，第一个或非门N1，还有第一个D触发器DFF1之后才能到达输出端，这是一条非常长的反馈传播路径，这也是导致现有的四/五预分频器最大工作频率被限制的一个重要原因。

因此，需要提供一种高速低功耗四/五预分频器以解决现有的四/五预分频器所能处理的最高工作频率不高的技术问题。

发明内容

本发明提供了一种高速低功耗四/五预分频器，解决了现有的四/五预分频器所能处理的最高工作频率不高的技术问题。

本发明提供了一种高速低功耗四/五预分频器，包括：

第一级真单相时钟触发器DFF1、第二级真单相时钟触发器DFF2、第三级真单相时钟触发器DFF3、或非门N1、NMOS晶体管M1和NMOS晶体管M2；

或非门N1的输出端与NMOS晶体管M2的栅极连接；