[发明专利]一种FPGA芯片自激励变频动态老炼电路

说明书

本发明公开了一种FPGA芯片自激励变频动态老炼电路，包括第一时钟自激励产生电路、第二时钟自激励产生电路、结温检测电路、时钟频率控制电路、老炼功能测试电路，第一时钟自激励产生电路，用于产生频率为f_H的时钟信号Clk_H；第二时钟自激励产生电路，用于产生频率为f_L的时钟信号Clk_L；结温检测电路，用于监测FPGA的结温状态，输出超温报警信号OT至时钟变频控制电路；时钟变频控制电路，根据超温报警信号OT选择频率时钟信号Clk_H或者CLK_L输出至老炼功能测试电路；老炼功能测试电路，用于验证FPGA内部逻辑资源在老炼测试环境下的功能。本发明FPGA可根据实际结温状态自动调节动态老炼时内部逻辑的工作频率，从而保护芯片不会超结温工作。

技术领域

本发明涉及集成电路芯片的老炼领域，更具体地，涉及Virtex-7型FPGA芯片一种自激励的变频动态老炼电路设计。

背景技术

FPGA(Field Programmable Gate Array，现场可编程门阵列)是一种可以通过软件来定义硬件功能的集成电路。动态老炼是集成电路可靠性筛选中的重要试验项目，用于剔除存在制造缺陷的早期失效产品。

现有的FPGA动态老炼主要采用“由老炼设备提供老炼激励信号，通过FPGA内部逻辑构建BIST(Built-in self-test内建自测试)老炼电路”的方法，基本结构如图1所示。

为保证FPGA动态老炼的筛选效果，一般要求在老炼过程中使其内部尽量多的资源以尽可能快的时钟频率动态工作起来，其中决定FPGA动态老炼频率的是其外部时钟输入信号(图1中Clock)，现有技术中Clock的产生方式主要有以下3种途径：

1)通过通用集成电路老炼设备的数字通道模拟方波时钟

该方法是目前进行集成电路动态老炼的主要方法，其问题在于，通用集成电路老炼设备一般输出工作频率有限(10MHz)，而使Virtex FPGA时钟管理模块工作的最低输入时钟为29MHz。因此，通用集成电路老炼设备无法直接驱动FPGA的时钟管理模块正常工作，造成动态老炼试验时FPGA内部逻辑的工作频率只能等于或低于外部输入时钟的频率。

2)通过在老炼板上安装时钟源芯片(如晶振)产生

该方法需要在老炼板上靠近FPGA处安装耐高温的时钟源，成本较高。且时钟源长期工作在高温环境下，使用寿命与可靠性存在风险，一般需要定期更换，造成成本进一步提升。

3)通过长距离耐高温高频线缆将外部时钟源送入FPGA

该方法通过外部硬件产生高频时钟信号，通过线缆送入高温箱内的FPGA，缺点在于当线缆较长时信号的衰减会比较严重、完整性降低，会造成FPGA识别错误，特别是对于Virtex-7系列的FPGA，其大部分产品都只支持1.8V电平，使长距离高频时钟信号的传输更为困难。

发明内容

本发明的技术解决问题是：克服现有技术不足，提供一种FPGA自激励变频动态老炼电路，可用于FPGA的动态老炼试验。

本发明的技术解决方案是：一种Virtex-7FPGA芯片自激励变频动态老炼电路，该电路包括第一时钟自激励产生电路、第二时钟自激励产生电路、结温检测电路、时钟频率控制电路、老炼功能测试电路，其中：

第一时钟自激励产生电路，用于产生频率为f_H的时钟信号Clk_H，使得整个FPGA内部逻辑由时钟信号Clk_H的驱动时所产生的温升Th与老炼试验环境温度Tc之和大于预设的安全结温Tj；

第二时钟自激励产生电路，用于产生频率为f_L的时钟信号Clk_L，使得整个FPGA内部逻辑由时钟信号Clk_L的驱动时所产生的温升Tl与老炼试验环境温度Tc之和小于预设的安全结温Tj；