[发明专利]电路装置、电子设备、电缆束及数据传输方法有效
申请号: | 201810478787.0 | 申请日: | 2018-05-18 |
公开(公告)号: | CN108959156B | 公开(公告)日: | 2023-06-30 |
发明(设计)人: | 福本千寻 | 申请(专利权)人: | 精工爱普生株式会社 |
主分类号: | G06F13/42 | 分类号: | G06F13/42 |
代理公司: | 北京三友知识产权代理有限公司 11127 | 代理人: | 邓毅;李庆泽 |
地址: | 日本*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 电路 装置 电子设备 电缆 数据传输 方法 | ||
电路装置、电子设备、电缆束及数据传输方法。电路装置(10)包含:与第1总线(BS1)连接的第1物理层电路(11);与第2总线(BS2)连接的第2物理层电路(12);以及处理电路(20),其进行传输处理,经由第2物理层电路(12)将经由第1物理层电路(11)从第1总线(BS1)接收到的分组发送给第2总线(BS2)。处理电路(20)包含生成m位的SYNC的SYNC生成电路(71),当从第1总线(BS1)接收到分组时,将m位的SYNC输出至第2物理层电路(12)。
技术领域
本发明涉及电路装置、电子设备、电缆束及数据传输方法等。
背景技术
以往,已知一种实现USB(Universal-Serial-Bus)的数据传输控制的电路装置。
例如,日本特开2006-135397号公报公开了一种在分组的发送开始定时之前的定时使HS(High Speed)模式用的发送电路的电流源的使能控制信号有效的技术。US7047434公开了一种在从HS模式切换到FS(Full Speed)模式时禁止生成HS模式用高速时钟的PLL的自运行动作的技术。
在USB中,有时想在主机控制器与外围设备之间进一步连接一些设备。例如,在将多个外围设备与主机控制器连接的情况下,要设置USB集线器(集线器设备)。或者,在由于信号路径的寄生电容等而难以通过HS模式下的眼图的认证测试的情况下,也可以设置减少USB信号的信号特性劣化的设备。
然而,为了通过USB标准的认证测试,进行该认证测试的信号路径端(例如USB插座)的分组需要具有按照USB标准而规定的位数的SYNC。当如上所述设置USB集线器等时,USB集线器等输出的分组的SYNC的位数少于输入到USB集线器等中的分组的SYNC的位数。这是由在物理层电路中检测分组时的动作引起的,例如,在USB标准中,允许一个USB集线器减少的SYNC的位数到4位为止。因此,如果在发送信号的信号路径中设置USB集线器等,则无法在信号路径端通过USB标准的认证测试。
另外,不限于USB,在分组中包含有SYNC(同步用信号)的串行通信中,也可能发生与上述同样的问题。
发明内容
根据本发明的几个方式,能够提供电路装置、电子设备、电缆束及数据传输方法等,其中,所述电路装置当设置在串行通信的发送信号的信号路径中时,能够在该信号路径端通过串行通信标准的认证测试。
本发明的一个方式涉及电路装置,该电路装置包含:与给定的串行通信标准的第1总线连接的第1物理层电路;与所述给定的串行通信标准的第2总线连接的第2物理层电路;以及处理电路,其进行传输处理,该传输处理是:经由所述第2物理层电路将经由所述第1物理层电路从所述第1总线接收到的包含SYNC和数据的分组发送给所述第2总线,所述处理电路包含生成m位的SYNC的SYNC生成电路,m是大于等于1的整数,当从所述第1总线接收到所述分组时,将由所述SYNC生成电路生成的所述m位的SYNC作为发送给所述第2总线的分组的SYNC而输出至所述第2物理层电路。
根据本发明的一个方式,当由处理电路经由第1物理层电路从第1总线接收到分组、该分组经由第2物理层电路被输出至第2总线时,由SYNC生成电路生成的m位的SYNC作为发送给第2总线的分组的SYNC被输出至第2物理层电路。由此,与从第1物理层电路输入到处理电路中的分组的SYNC的位数无关地,从处理电路向第2物理层电路输出具有m位的SYNC的分组。由此,当将电路装置设置在串行通信的发送信号的信号路径中时,能够在该信号路径端通过串行通信标准的认证测试。
此外,在本发明的一个方式中,也可以是,即使所述第1物理层电路从所述第1总线接收的分组的SYNC的位数小于等于m位,所述第2物理层电路也将所述m位的SYNC输出至所述第2总线。
这样,即使在小于等于m位的任意位数的SYNC被输入到第1物理层电路中的情况下,第2物理层电路也能够将m位的SYNC输出至第2总线。
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