[发明专利]半导体封装结构

说明书

本发明提供一种半导体封装结构，包括可挠性基材、多个第一测试垫、多个第二测试垫、多个第一导电线路、多个第二导电线路及芯片。可挠性基材具有相对的第一表面与第二表面，其中这些第一导电线路设置于第一表面上，并通过贯穿可挠性基材的多个第一导电通孔分别电性连接设置于第二表面上的这些第一测试垫。各第二导电线路包括设置于第一表面上的第二引脚与设置于第二表面上的连接线，且各第二引脚通过贯穿可挠性基材的第二导电通孔连接对应的连接线。这些第二测试垫设置于第二表面上，且各连接线连接对应的第二测试垫。芯片设置于第一表面上，并电性连接这些第一引脚与这些第二引脚。

技术领域

本发明涉及一种封装结构，尤其涉及一种半导体封装结构。

背景技术

现行的薄膜覆晶(chip on film,COF)封装结构中的布线面积有限，为符合高脚数及微间距的设计需求，仅能将各引脚的宽度与任两相邻的引脚之间的间距进一步窄化，相应地，对应于引脚设置的的测试垫的面积也会随之缩减。在测试垫的面积缩减的情况下，用以探触测试垫的测试探针的针径随之细化，不仅提高了测试探针探触测试垫的难度，且细化的测试探针可能因结构强度不足而易于磨损、弯折或偏移，从而衍生出测试可靠度不佳与测试成本提高等问题。此外，即便测试垫的面积持续缩减仍须面临最小设置尺寸的限制，此限制也使得引脚的间距无法再缩减，进而局限了高脚数及微间距设计的发展。

发明内容

本发明提供一种半导体封装结构，具有极佳的布线弹性。

本发明的半导体封装结构包括可挠性基材、多个第一测试垫、多个第二测试垫、多个第一导电线路、多个第二导电线路以及芯片。可挠性基材具有相对的第一表面与第二表面。第一表面具有芯片设置区、延伸区以及位于芯片设置区与延伸区之间的中间区。第二表面具有测试区，其中测试区对位于延伸区，且测试区具有第一测试垫区与第二测试垫区，第一测试垫区较第二测试垫区远离芯片设置区。这些第一测试垫设置于第一测试垫区内，且这些第二测试垫设置于第二测试垫区内。各第一导电线路路包括第一引脚与第一接垫，并设置于第一表面上。这些第一接垫位于延伸区内，各第一引脚自芯片设置区内向外延伸经过中间区而终止于延伸区，并连接对应的第一接垫。这些第一接垫分别对位重叠于这些第一测试垫，并分别通过贯通延伸区与测试区的多个第一导电通孔而电性连接。各第二导电线路包括第二引脚与连接线。这些第二引脚设置于第一表面上，并与这些第一引脚交错排列。各第二引脚自芯片设置区内向外延伸并终止于中间区。这些连接线设置于第二表面上。各连接线的第一端通过贯穿可挠性基材的第二导电通孔连接对应的第二引脚，且各连接线的第二端连接对应的第二测试垫。芯片设置于芯片设置区内，并电性连接这些第一引脚与这些第二引脚。

基于上述，在本发明的半导体封装结构中，由于这些第一引脚与这些第二引脚是呈交错的方式排列，因而增大了任两相邻的第一引脚或任两相邻的第二引脚的间距，并使得对应连接这些第一引脚的这些第一测试垫与对应连接这些第二引脚的这些第二测试垫有较大的空间作布局，因此这些第一测试垫与这些第二测试垫的面积或尺寸不会受到这些第一引脚与这些第二引脚微间距布局的影响而缩减。反观之，由于将测试区设置于可挠性基材的第二表面，并将测试区划分为第一测试垫区与第二测试垫区，使第一测试垫区中的第一测试垫对应连接于这些第一引脚，且第二测试垫区中的第二测试垫对应连接于这些第二引脚，这些第一引脚与这些第二引脚不需为了配合这些第一测试垫与这些第二测试垫的最小设置尺寸限制而加大间距，因此可满足高脚数与微间距的设计需求。此外，这些第一测试垫与这些第二测试垫设置于可挠性基材的同一面，不仅能提高测试探针探测探触的精确度与可靠度，也能节省测试时间。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A是本发明一实施例的半导体封装结构的局部俯视示意图；

图1B是图1A的半导体封装结构的局部仰视示意图；

图1C是图1A沿Ⅰ-Ⅰ线段的局部截面示意图；