[发明专利]形成三维存储器的下部半导体图案的方法以及三维存储器

说明书

本发明涉及一种形成三维存储器的下部半导体图案的方法以及三维存储器。该方法包括以下步骤：提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的堆叠层，所述堆叠层包括交替堆叠的多个第一材料层和多个第二材料层；形成垂直贯穿所述堆叠层且到达所述衬底的多个沟道孔；通过所述多个沟道孔去除所述衬底中的杂质，所述去除步骤形成从所述多个沟道孔侧壁向所述衬底侧向凸伸的缺口；以及在所述多个沟道孔底部形成带有掺杂剂的半导体材料作为下部半导体图案，所述半导体材料填充所述缺口。本发明可以提高三维存储器的底部选择栅的阈值电压的均一性。

技术领域

本发明主要涉及半导体制造方法，尤其涉及形成三维存储器的下部半导体图案的方法以及三维存储器。

背景技术

为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

在例如3D NAND闪存的三维存储器件中，存储阵列可包括核心(core)区。核心(core)区具有衬底和堆叠结构，堆叠结构中形成许多用于存储电荷的晶体管。在3D NAND闪存制程中，需要严格控制各层晶体管的阈值电压Vt。在此，底部选择栅(Bottom SelectGate,BSG)的阈值电压Vt受穿过堆叠层下部并且连接至衬底的下部半导体图案的制作工艺影响，其均一性很难控制。

发明内容

本发明提供一种形成三维存储器的下部半导体图案的方法以及三维存储器，可以提高三维存储器的底部选择栅的阈值电压的均一性。

本发明的一个方面提出一种形成三维存储器的下部半导体图案的方法，包括以下步骤：提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的堆叠层，所述堆叠层包括交替堆叠的多个第一材料层和多个第二材料层；形成垂直贯穿所述堆叠层且到达所述衬底的多个沟道孔；通过所述多个沟道孔去除所述衬底中的杂质，所述去除步骤形成从所述多个沟道孔侧壁向所述衬底侧向凸伸的缺口；以及在所述多个沟道孔底部形成带有掺杂剂的半导体材料作为下部半导体图案，所述半导体材料填充所述缺口。

在本发明的一实施例中，上述方法还包括在所述衬底中形成底部选择栅。

在本发明的一实施例中，去除所述衬底中的杂质的方法包括使用氯化氢进行清除。

在本发明的一实施例中，形成带有掺杂剂的半导体材料的方法包括在形成所述半导体材料的过程中加入带有所述掺杂剂的掺杂气体。

在本发明的一实施例中，形成所述半导体材料的方法包括选择性外延生长。

在本发明的一实施例中，所述掺杂剂的掺杂剂量为7*10¹³至1*10¹⁴atom/cm²。

在本发明的一实施例中，所述多个沟道孔中的至少部分沟道孔之间缺口的轮廓不同。

在本发明的一实施例中，所述半导体结构为晶圆。

在本发明的一实施例中，所述多个沟道孔分布在所述晶圆的中央区域和边缘区域。

在本发明的一实施例中，所述第一材料层为伪栅极层，所述第二材料层为介质层。

在本发明的一实施例中，所述掺杂剂含有硼。

本发明的另一方面还提出一种三维存储器，包括衬底、堆叠层、多个沟道孔以及下部半导体图案。堆叠层位于所述衬底上，所述堆叠层包括间隔的栅极层。多个沟道孔垂直贯穿所述堆叠层且到达所述衬底，其中在所述多个沟道孔底部具有从所述多个沟道孔侧壁向所述衬底侧向凸伸的缺口。所述下部半导体图案填充所述缺口，其中所述下部半导体图案是经过掺杂的。

在本发明的一实施例中，三维存储器还包括位于所述衬底中的底部选择栅。