[发明专利]多Host CPU级联方法及系统

说明书

本申请提供一种多Host CPU级联方法及系统，该系统包括：控制芯片、CPU、PCIE交换芯片以及PCIE网卡；其中：所述控制芯片，用于向所述PCIE网卡下发第一配置指令；所述PCIE网卡，用于根据所述第一配置指令将物理端口虚拟化为多个VF网卡；所述控制芯片，还用于向所述PCIE交换芯片下发第二配置指令；所述PCIE交换芯片，用于根据所述第二配置指令为各Host Port分配VF网卡；所述控制芯片，还用于控制所述CPU上电启动；所述CPU，用于上电启动后，进行PCI扫描，建立自身的虚拟PCI总线域；所述CPU，还用于识别从属于自身的虚拟PCI总线域的VF网卡，并加载VF网卡驱动，通过该VF网卡实现对内/对外的通信。该方法可以满足多个CPU作为Host CPU的需求。

技术领域

本申请涉及通信技术，尤其涉及一种多Host CPU级联方法及系统。

背景技术

在传统的PCIE(Peripheral Component Interconnect Express，外设组件高速互联)透明桥(transparent bridging)级联方案中，严格区分主从，充当主地位的CPU(CenterProcess Unit，中央处理单元)被称为HOST(主)CPU，充当从地位的CPU或者PCIE设备被称为EP(Endpoint，端点)，且该种模式下，仅支持1个CPU作为HOST CPU，其他CPU或者PCIE设备只能充当从设备。

然而，目前一些主流的带GPU(Graphics Processing Unit，图形处理单元)的智能芯片由于芯片设计的限制，或者一些CPU由于应用场景的限制只支持主模式，即只能作为Host CPU，从而无法使用传统的PCIE透明桥级联方案进行多CPU/GPU集群式设计。

发明内容

有鉴于此，本申请提供一种多Host CPU级联方法及系统。

具体地，本申请是通过如下技术方案实现的：

根据本申请实施例的第一方面，提供一种多Host CPU级联系统，包括控制芯片、CPU、PCIE交换芯片以及PCIE网卡，所述PCIE交换芯片支持MR-IOV功能，所述PCIE网卡支持SR-IOV功能，所述交换芯片上设置有多个Host端口Port，所述CPU通过所述Host Port与所述交换芯片连接，其中：

所述控制芯片，用于向所述PCIE网卡下发第一配置指令；

所述PCIE网卡，用于根据所述第一配置指令将物理端口虚拟化为多个VF网卡；

所述控制芯片，还用于向所述PCIE交换芯片下发第二配置指令；

所述PCIE交换芯片，用于根据所述第二配置指令为各Host Port分配VF网卡；

所述控制芯片，还用于控制所述CPU上电启动；

所述CPU，用于上电启动后，进行PCI扫描，建立自身的虚拟PCI总线域；

所述CPU，还用于识别从属于自身的虚拟PCI总线域的VF网卡，并加载VF网卡驱动，通过该VF网卡实现对内/对外的通信。

可选的，所述控制芯片，具体用于识别所述PCIE网卡的物理功能PF，加载PF驱动，并向所述PCIE网卡下发第一配置指令。

可选的，所述PCIE网卡包括第一物理端口和第二物理端口；

所述PCIE网卡，具体用于将所述第一物理端口虚拟化为多个第一类型VF网卡，并将第二物理端口虚拟化为多个第二类型VF网卡；

所述PCIE交换芯片，具体用于分别为各Host Port分配第一类型VF网卡和第二类型VF网卡；