[发明专利]在FINFET SRAM阵列中减少鳍片宽度以减轻低电压带位故障的方法

说明书

本发明涉及在FINFET SRAM阵列中减少鳍片宽度以减轻低电压带位故障的方法，其中，一减少集成电路中的鳍片宽度的方法包括氧化鳍片阵列中的至少一鳍片的暴露部分导致至少一鳍片的暴露部分的宽度减少。在氧化期间，第一硬掩模可设置在鳍片阵列上面，除了至少一鳍片的暴露部分以外。第二硬掩模可选地设置于在第一硬掩模下面的鳍片阵列上面，且在至少一鳍片的暴露部分的氧化期间，覆盖至少一鳍片的暴露部分的一部分。氧化至少一鳍片的暴露部分可发生于在形成浅沟槽隔离(STI)于该鳍片阵列中的数对鳍片间前，在形成STI于该鳍片阵列的数对鳍片间后，及/或在取代金属栅极工艺期间于移除虚拟栅极后。

技术领域

本申请案主张申请于2017年3月8日的第62/468,809号美国临时专利申请案；申请于2017年3月10日的第62/469,774号美国临时专利申请案；及申请于2017年3月11日的第62/470,223号美国临时专利申请案的优先权。

本揭示内容系涉及半导体装置制造，且更特别的是，有关于减少鳍片宽度的方法，例如，以减轻低电压带位故障(low voltage strap bit fails)。

背景技术

随着电子产品的微小化增加，越来越多诸如静态随机存取存储器(static randomaccess memory；SRAM)位格(bitcell)阵列、逻辑装置之类的装置并入非平面鳍形场效晶体管(fin-shaped field effect transistor；FinFET)。在半导体装置形成(例如，SRAM位格形成)即将结束的时候，例如在位线(bit-line；BL)方向及字线(wordline；WL)方向可建立由此类装置组成的阵列的终止边界。例如“带(strap)”设计的传统终止技术经设计成可使装置的位格的电气特性保有位格布局一致性及同质性。传统阵列终止的一结果包括系统性装置偏移，例如系统性带邻近效应(strap proximity effect；SPE)，其包括在该带附近的位格读取电流增加，格稳定性减少，下拉(pull down；PD)及/或通栅(pass gate；PG)阈值电压(threshold voltage；VT)减少，以及相邻带区位格的低电压故障计数值(low voltagefail count)增加。

发明内容

本揭示内容的第一方面针对一种减少集成电路(IC)中的鳍片宽度的方法，该方法包括：氧化一鳍片阵列中的至少一鳍片的一暴露部分，其中，除了该至少一鳍片的该暴露部分以外，设置一第一硬掩模于该鳍片阵列上面，且其中，该氧化减少该至少一鳍片的该暴露部分的宽度。

本揭示内容的第二方面包括一种减少集成电路(IC)中的鳍片宽度的方法，该方法包括：形成一第一硬掩模于一衬底的一鳍片阵列上面；移除该第一硬掩模的一部分以暴露该鳍片阵列中的至少一鳍片的一暴露端部，其中，该至少一鳍片的该暴露端部设置在该鳍片阵列的一带区内；氧化该至少一鳍片的该暴露端部，其中，该氧化造成该至少一鳍片的该暴露端部的一宽度的第一次减少；以及从该鳍片阵列移除该硬掩模的一其余部分。

本揭示内容的第三方面包括一种SRAM位格阵列结构，其包括在一衬底中的一鳍片阵列中的至少一鳍片，其中，该鳍片阵列中的该至少一鳍片的一第一部分的宽度小于该至少一鳍片的一第二部分的宽度。

从以下本揭示内容的具体实施例的更详细说明会明白本揭示内容以上及其他的特征。

附图说明

将参考下列附图详细描述本揭示内容的数个具体实施例，其中类似的元件用相同的元件符号表示，且其中：

图1的横截面图根据本揭示内容的数个具体实施例图示有一鳍片阵列的初始半导体结构的实施例，其用于减少一组鳍片在带区中的一部分的宽度。

图2的横截面图根据本揭示内容的数个具体实施例图示有一鳍片阵列的初始半导体结构的实施例，其包括减少一组鳍片在带区中的一部分的宽度。