[发明专利]通用半导体高速串行信号自动测试方法

说明书

本发明涉及一种通用半导体高速串行信号自动测试方法，被测芯片发出高速串行信号进入阻抗匹配单元，然后通过移相单元使高速串行信号的相位依次按照设定的固定的分辨率进行变换，每次偏移相位的大小由控制单元输出的移相控制信号及移相单元的分辨率决定，经过移相单元后的高速串行信号再通过阻抗匹配单元保持通路阻抗匹配，信号进入采集单元，在控制单元发出的采集控制信号作用下被采集，控制单元与半导体自动测试设备信号交互，采集单元将采集到的信号传回通用半导体自动测试设备经其算法运算后，解析得到实际高速串行信号传输的数据码流。实现通用ATE直接量产测试高速串行接口信号，大大提高了测试便捷性与测试效率。

技术领域

本发明涉及一种测试方法，特别涉及一种通用半导体高速串行信号自动测试方法。

背景技术

对于半导体集成电路来说，要达到上Gbps的传输速率，如果采用并行总线，势必时钟频率要达到GHz，其系统时钟频率非常高，而并行接口动辄几十条走线等长的排布也是非常困难，而且信号的串扰无法完全克服，并行总线的瓶颈变得非常的突出。串行信号是指数据在一根数据信号线上一位一位地进行传输。高速串行信号通常是指传输速率Gbps及以上的串行信号。

对于高速串行系统的验证与测试和传统的信号测试有自己特殊的之处，传统信号测试关心信号的模拟特征，包括时序和幅度方面特性的考察。对于并行总线而言，时序方面的测量最主要以建立/保持时间为主，为了满足接收端能否正确的锁存数据，数据和时钟的时序必须满足建立/保持时间的要求，否则会产生误码。对于高速串行系统而言，测试的目的也是为了验证系统是否满足设计要求的误码水平。并行和串行的差别就在于发送端和接收端对数据锁存的处理和时钟的传输上的差异。串行系统在发送端通过串行发送器将数据按照发射时钟的节拍发送到总线上，在接收端必须能够从数据中恢复出时钟，进行解码。在串行系统中，我们不再关心时钟和数据信号之间的时序，而是关心在发送端是否能严格按照一定的节拍发送数据；在接收端通过测试设备的采集能否恢复出数据。通用ATE一般采样速率在百Mbps量级，按照采样定理要求，其对Gbps速率及以上的高速串行信号进行直接采集非常困难。

如果被测高速串行信号速率大于通用半导体自动测试设备ATE支持的采样率，那么通用ATE无法针对该高速串行信号直接进行采集测试；在现有实验室验证测试时，会采用支持更高采样率的测试设备，如高速示波器等对其进行测试，设备价格昂贵，测试时间较长，结果需人工读取，自动化程度不高。

发明内容

本发明是针对因为高速串行信号速率大于通用ATE支持的采样率，将高速串行测试运用到通用ATE上困难的问题，提出了一种通用半导体高速串行信号自动测试方法，适用于通用半导体自动测试设备，解决了现有方案中依赖支持更高采样率的示波器等昂贵测试设备，且测试效率低，自动化程度不高的问题。

本发明的技术方案为：一种通用半导体高速串行信号自动测试方法，采集测试芯片输出的高速串行信号，控制单元输出芯片控制信号到被测芯片，被测芯片发出高速串行信号，高速串行信号首次进入阻抗匹配单元，通过阻抗匹配使得整条信号通过进入移相单元，然后通过移相单元使高速串行信号的相位依次按照设定的固定的分辨率进行变换，每次偏移相位的大小由控制单元输出的移相控制信号及移相单元的分辨率决定，经过移相单元后的高速串行信号再通过阻抗匹配单元保持通路阻抗匹配，信号进入采集单元，在控制单元发出的采集控制信号作用下被采集，控制单元与半导体自动测试设备信号交互，采集单元将采集到的信号传回通用半导体自动测试设备经其算法运算后，解析得到实际高速串行信号传输的数据码流。

所述移相单元由n+1个相位器和对应的n+1个控制位组成，n+1个相位器的相位偏移分别为θ*2ⁱ，i＝0、1、2、3、…n，θ*2ⁿ＝180°，控制单元输出的移相控制信号施加到各个控制位，使不同的控制位分别控制继电器开关切换到不同位置，使n+1个相位器以不同的组合方式进入相位偏移，每个高速串行信号经过阻抗匹配单元后进入移相单元后，移相单元输出信号相对于输入信号实现相应的相位偏移。