[发明专利]降低快闪储存介面中传收数据错误方法及装置

说明书

本发明涉及一种降低快闪储存介面中传收的数据错误方法以及使用该方法的装置，由第一端的处理单元执行，包含下列步骤：持续监督从第二端接收的数据信号帧以及/或控制信号帧；以及当数据信号帧以及/或上述控制信号帧包含的讯息指出第二端的最底层检测到接收数据错误时，触发去加重设定调整。

技术领域

本发明关联于一种快闪存储器，特别是一种降低快闪储存介面中传收数据错误方法以及使用该方法的装置。

背景技术

快闪存储器装置通常分为NOR快闪装置与NAND快闪装置。NOR快闪装置为随机存取装置，主装置(host)可于地址脚位上提供存取NOR快闪装置的任意地址，并即时地由NOR快闪装置的数据脚位上获得储存于该地址上的数据。相反地，NAND快闪装置并非随机存取，而是序列存取。NAND快闪装置无法像NOR快闪装置一样，可以存取任何随机地址，主装置反而需要写入序列的位元组(bytes)值到NAND快闪装置中，用以定义请求命令(command)的类型(如，读取、写入、抹除等)，以及此命令上的地址。地址可指向一个页面(在快闪存储器中的一个写入作业的最小数据块)或一个区块(在快闪存储器中的一个抹除作业的最小数据块)。实际上，NAND快闪装置通常从存储器单元(memory cells)上读取或写入完整的数页数据。当一整页的数据从阵列读取到装置中的缓存器(buffer)后，藉由使用提取信号(strobesignal)顺序地敲出(clock out)内容，让主单元可逐位元组或字元组(words)存取数据。

快闪存储器装置通常包含装置端及储存单元，并且以快闪储存介面连接上主控端。随着快闪储存介面的数据传输速度越来越快，数据于传收时更容易发生错误。因此，需要一种方法以及使用该方法的装置，用以降低快闪储存介面中传收数据错误。

发明内容

本发明的实施例提出一种降低快闪储存介面中传收的数据错误方法，由第一端的处理单元执行，包含下列步骤：持续监督从第二端接收的数据信号帧以及/或控制信号帧(讯框)；以及当数据信号帧以及/或上述控制信号帧包含的讯息指出第二端的最底层检测到接收数据错误时，触发去加重设定调整。

本发明的实施例提出一种降低快闪储存介面中传收数据错误的装置，包含最底层及处理单元。最底层耦接于对应端，处理单元耦接于最底层。处理单元透过最底层持续监督从对应端接收的数据信号帧以及/或控制信号帧；以及当数据信号帧以及/或控制信号帧包含的资讯指出对应端的最底层检测到接收数据错误时，触发去加重设定调整。

附图说明

图1是依据本发明实施例的快闪存储器的系统架构示意图。

图2是依据本发明实施例的存取介面与储存单元的方块图。

图3是依据本发明实施例的一个存取子介面与多个储存子单元的连接示意图。

图4是依据本发明实施例的运行于高速档时的去加重设定调整方法的流程图。

图5是依据本发明实施例的控制及数据信号帧的分类树。

图6是显示依据本发明实施例的否定应答控制信号帧的数据结构。

图7是显示依据本发明实施例的包含覆写的否定应答控制信号帧的数据信号帧的数据结构。

图8是显示依据本发明实施例的PACP_GET_req信号帧的数据结构。

图9是依据本发明实施例的运行于高速档时的去加重设定调整方法的流程图。

符号说明

110 计算装置；

130 主控端；

131 物理层；

133 物理转换层；

135 数据连接层；