[发明专利]一种提高处理器主频的流水线细分装置有效
| 申请号： | 201810530629.5 | 申请日： | 2018-05-29 |
| 公开（公告）号： | CN108845832B | 公开（公告）日： | 2023-05-30 |
| 发明（设计）人： | 肖建青;张洵颖;李红桥;赵翠华;崔媛媛 | 申请（专利权）人： | 西安微电子技术研究所 |
| 主分类号： | G06F9/38 | 分类号： | G06F9/38 |
| 代理公司： | 西安通大专利代理有限责任公司 61200 | 代理人： | 杨博 |
| 地址： | 710065 陕西*** | 国省代码： | 陕西;61 |
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| 摘要： | |||
| 搜索关键词： | 一种 提高 处理器 主频 流水线 细分 装置 | ||
1.一种提高处理器主频的流水线细分装置，其特征在于，将七级流水线中的取指级分为指令Cache访问级和指令Cache选择级，将七级流水线中的存储器访问级分为数据Cache访问级和数据Cache选择级，其连接顺序依次为指令Cache访问级、指令Cache选择级、译码级、寄存器访问级、执行级、数据Cache访问级、数据Cache选择级、异常处理级和数据写回级；
其中指令Cache访问级完成对指令Cache的TAG-SRAM和DATA-SRAM的访问，并且将访问结果及其对应的地址寄存到级间寄存器中；指令Cache选择级根据上述级间寄存器中的内容完成指令Cache命中判断和目标指令的选择；
其中数据Cache访问级完成对数据Cache的TAG-SRAM和DATA-SRAM的访问，并且将访问结果及其对应的地址寄存到级间寄存器中；数据Cache选择级根据上述级间寄存器中的内容完成数据Cache命中判断和目标数据的选择；
所述数据Cache访问级和数据Cache选择级分别生成各自的寄存结果，并得到相应的数据旁路逻辑；
所述指令Cache访问级设置指令Cache存储阵列访问，并且将指令Cache的命中判断与选择设置在指令Cache选择级，指令Cache访问级访问得到的存储器阵列值和访问地址锁存在指令Cache访问级和指令Cache选择级之间的级间寄存器中；
所述数据Cache访问级设置数据Cache存储阵列访问，并且将数据Cache的命中判断与选择设置在数据Cache选择级，数据Cache访问级访问得到的存储器阵列值和访问地址锁存在数据Cache访问级和数据Cache选择级之间的级间寄存器中；
该装置能够对RISC处理器进行处理。
2.根据权利要求1所述的提高处理器主频的流水线细分装置，其特征在于，所述指令Cache访问级实现NPC生成逻辑。
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