[发明专利]一种提高处理器主频的流水线细分装置

说明书

本发明公开了一种提高处理器主频的流水线细分装置，其连接顺序依次为指令Cache访问级、指令Cache选择级、译码级、寄存器访问级、执行级、数据Cache访问级、数据Cache选择级、异常处理级和数据写回级。通过降低片上一级Cache的访问延迟从而提高处理器主频的流水细分，从而满足在不增加Cache容量时能够提高处理器主频、或者在增加Cache容量后不损失处理器主频的实际应用需求。

技术领域

本发明属于处理器主频技术领域；具体涉及一种提高处理器主频的流水线细分装置。

背景技术

为了提高微处理器的主频，目前主要有两大技术途径：选用先进的制造工艺和改进微处理器的体系结构。(1)在制造工艺技术上，工艺尺寸越小，晶体管速度越快，由此带来的处理器主频也就越高，典型的成熟商用半导体制造工艺包括65纳米、40纳米、28纳米等各种尺寸。然而，采用更小更先进的制造工艺，所产生的流片费用也更高；其次，随着制造工艺尺寸进一步缩小，需要突破的技术难度也越来越大，几乎达到了工艺尺寸的最小极限。(2)在微处理器体系结构上，通过流水线细分结构设计来提高处理器主频是最主要最有效的技术手段。由于处理器的主频取决于流水线中延迟最大的那个流水段，因此如何实现流水线中各段延迟的均衡性，是整个流水线细分设计的关键所在。然而，流水线细分技术在本质上会增加流水级数，一旦遇到分支预测错误，整个流水线就必须被清空并重新建立起来，这时处理器效率反而会下降，因此流水线也不宜太长。

随着现代嵌入式微处理器对性能需求的不断增长，片上Cache的容量也在逐步扩大，而其访问延迟也相应变大，越来越难以满足处理器的主频指标要求。为了降低Cache访问延迟、提高处理器主频，目前业界也提出了一些流水线细分的方法。例如文献“一种降低流水化指令缓冲存储器泄露功耗的设计方法”《北京大学学报(自然科学版)》和文献“一种面向超标量处理器的低功耗指令Cache设计”《微电子学与计算机》就提出将指令Cache访问阶段划分为四个更细的流水级。这种流水化Cache结构虽然在提高处理器主频、降低Cache功耗上占有很大优势，但原本一个指令Cache访问周期就被细分成四个流水段，如果采用同样的方法，数据Cache访问也将由一个周期变成四个周期，再加上基本的译码段、寄存器访问段、执行段、异常处理段和数据写回段，整个指令流水线将增加到十三级，这么长的流水线在遇到分支预测错误时其处理效率将大打折扣，并且在指令相关性控制方面也将变得异常复杂。

总体而言，现有的流水线细分技术几乎都是对原始流水线进行的一次全新设计修改，其实现的技术难度、需要进行指令回归性验证的工作量，以及由于细分程度深使得分支预测错误时流水线的恢复开销较大。经检索相关专利和文献资料，在面对Cache容量增加导致处理器主频损失的问题上，尚没有一种控制简单的流水线细分方法。

发明内容

本发明提供了一种提高处理器主频的流水线细分装置；通过降低片上一级Cache的访问延迟从而提高处理器主频的流水细分，从而满足在不增加Cache容量时能够提高处理器主频、或者在增加Cache容量后不损失处理器主频的实际应用需求。

本发明的技术方案是：一种提高处理器主频的流水线细分装置，其连接顺序依次为指令Cache访问级、指令Cache选择级、译码级、寄存器访问级、执行级、数据Cache访问级、数据Cache选择级、存储器访问级、异常处理级和数据写回级；其中指令Cache访问级完成对指令Cache的TAG-SRAM和DATA-SRAM的访问，并且将访问结果及其对应的地址寄存到级间寄存器中；指令Cache选择级根据上述级间寄存器中的内容完成指令Cache命中判断和目标指令的选择；其中数据Cache访问级完成对数据Cache的TAG-SRAM和DATA-SRAM的访问，并且将访问结果及其对应的地址寄存到级间寄存器中；数据Cache选择级根据上述级间寄存器中的内容完成数据Cache命中判断和目标数据的选择。

更进一步的，本发明的特点还在于：

其中指令Cache访问级实现NPC生成逻辑。