[发明专利]移位寄存器单元、栅极驱动电路和显示装置

权利要求书

1.一种移位寄存器单元，其特征在于，包括降低功耗子电路和输出子电路；

所述降低功耗子电路连接时钟信号端、控制端和所述输出子电路，所述降低功耗子电路用于在所述控制端的控制下，将所述时钟信号端的信号输出至所述输出子电路；所述降低功耗子电路包括第一晶体管，所述第一晶体管的栅极连接所述控制端，所述第一晶体管的第一极连接所述时钟信号端，所述第一晶体管的第二极连接所述输出子电路；

所述输出子电路通过所述降低功耗子电路连接所述时钟信号端，所述输出子电路还连接输出端和上拉节点，所述输出子电路用于在所述上拉节点的控制下，将所述降低功耗子电路的输出信号输出至所述输出端；所述输出子电路包括第二晶体管，所述第二晶体管的栅极连接所述上拉节点，所述第二晶体管的第一极连接所述降低功耗子电路，所述第二晶体管的第二极连接所述输出端；

所述第一晶体管的尺寸小于所述第二晶体管的尺寸；

在输入阶段，所述控制端为高电平，所述时钟信号端为低电平；所述上拉节点为高电平；

在输出阶段，所述控制端为高电平，所述时钟信号端为高电平；所述上拉节点为高电平；

在复位阶段，所述控制端为高电平，所述时钟信号端为低电平；所述上拉节点为低电平；

所述移位寄存器单元还包括输入子电路、下拉控制子电路、下拉子电路和复位子电路；

所述输入子电路连接输入端和所述上拉节点，所述输入子电路用于在所述输入端的控制下，将所述输入端的电压输出至所述上拉节点；

所述下拉控制子电路连接第一电压端、第二电压端、所述上拉节点和下拉节点，所述下拉控制子电路用于在所述第一电压端的控制下，将所述第一电压端的电压输出至所述下拉节点；或者用于在所述上拉节点的控制下，将所述第二电压端的电压输出至所述下拉节点；

所述下拉子电路连接所述上拉节点、所述下拉节点、所述输出端和所述第二电压端，所述下拉子电路用于在所述下拉节点的控制下，将所述第二电压端的电压输出至所述上拉节点和所述输出端；

所述复位子电路连接复位信号端、所述第二电压端和所述上拉节点，所述复位子电路用于在所述复位信号端的控制下，将所述第二电压端的电压输出至所述上拉节点；

所述输入子电路包括第三晶体管，所述第三晶体管的栅极和第一极连接所述输入端，所述第三晶体管的第二极连接所述上拉节点；

和/或，所述下拉控制子电路包括第四晶体管、第五晶体管、第六晶体管、第七晶体管；所述第四晶体管的栅极和第一极连接所述第一电压端，所述第四晶体管的第二极连接所述第五晶体管的栅极和所述第六晶体管的第一极；所述第五晶体管的第一极连接所述第一电压端，所述第五晶体管的第二极连接所述下拉节点和所述第七晶体管的第一极；所述第六晶体管的栅极连接所述上拉节点，所述第六晶体管的第二极连接所述第二电压端；所述第七晶体管的栅极连接所述上拉节点，所述第七晶体管的第二极连接所述第二电压端；

和/或，所述下拉子电路包括第八晶体管和第九晶体管，所述第八晶体管的栅极连接所述下拉节点，所述第八晶体管的第一极连接所述上拉节点，所述第八晶体管的第二极连接所述第二电压端；所述第九晶体管的栅极连接所述下拉节点，所述第九晶体管的第一极连接所述输出端，所述第九晶体管的第二极连接所述第二电压端；

和/或，所述复位子电路包括第十晶体管，所述第十晶体管的栅极连接所述复位信号端，所述第十晶体管的第一极连接所述上拉节点，所述第十晶体管的第二极连接所述第二电压端。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位子电路还连接所述输出端，所述复位子电路还用于在所述复位信号端的控制下，将所述第二电压端的电压输出至所述输出端。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述复位子电路还包括第十一晶体管，所述第十一晶体管的栅极连接所述复位信号端，所述第十一晶体管的第一极连接所述输出端，所述第十一晶体管的第二极连接所述第二电压端。