[发明专利]三维存储器的制备方法及沟槽底部刻蚀方法

说明书

一种三维存储器的制备方法，包括：叠层；形成存储串；形成沟槽；去除叠层中的第一绝缘层；在沟槽以及第一绝缘层被去除后留下的空位中共形地形成阻隔层；将导体材料填入空位中，形成导电层；在沟槽中共形地形成间隔层；进行第一刻蚀过程，以去除沟槽底部的阻隔层和间隔层；进行第二刻蚀过程，使得对阻隔层和间隔层的刻蚀速率相同。本发明提供的三维存储器的制备方法，由于具有第二刻蚀过程且在该第二刻蚀过程阻隔层和该氧化硅层的刻蚀速率相同，所以能够较好地抑制沟槽开口处台阶的产生，进而能获得性能良好的共源触点。

技术领域

本发明主要涉及存储器技术领域，尤其涉及一种三维存储器的制备方法及沟槽底部刻蚀方法。

背景技术

随着对高度集成电子装置的持续重视，对以更高的速度和更低的功率运行并具有增大的器件密度的半导体存储器件存在持续的需求。为达到这一目的，已经发展了具有更小尺寸的器件和具有以水平和垂直阵列布置的晶体管单元的多层器件。3D NAND是业界所研发的一种新兴的闪存类型，通过垂直堆叠多层数据存储单元来解决2D或者平面NAND闪存带来的限制，其具备卓越的精度，支持在更小的空间内容纳更高的存储容量，可打造出存储容量比同类NAND技术高达数倍的存储设备，进而有效降低成本和能耗，能全面满足众多消费类移动设备和要求最严苛的企业部署的需求。

NAND存储器在制造过程中，为了制作共源触点，需要对形成的沟槽底部进行刻蚀，然后再向沟槽内进行钨墙填充，这一刻蚀工艺是三维存储器的一道关键工艺。然而，由于刻蚀速率差异，上述刻蚀工艺结束后，在沟槽的开口处容易形成类似于台阶的凸起结构(以下简称台阶)，会影响后道钨墙填充的效果。

发明内容

本发明要解决的技术问题包括提供一种三维存储器的制备方法及沟槽底部刻蚀方法，能够在对沟槽底部进行刻蚀的前提下，较好地抑制沟槽开口处台阶的产生，进而能保证后续工艺过程获得良好的工艺效果。

为解决本发明的至少一部分技术问题，本发明的至少一个实施例提供了一种三维存储器的制备方法，包括以下步骤：在衬底上形成由第一绝缘层和第二绝缘层交替堆叠形成的绝缘体叠层；

形成垂直贯穿该绝缘体叠层的存储串；

形成垂直贯穿该绝缘体叠层直至该衬底的沟槽；

去除该第一绝缘层；

在该沟槽以及该第一绝缘层被去除后留下的空位中共形地形成阻隔层；

将导体材料填入该空位中，形成导电层；

在该沟槽中共形地形成间隔层；

进行第一刻蚀过程，以去除沟槽底部的该阻隔层和该间隔层；

进行第二刻蚀过程，在该第二刻蚀过程中，使得对该阻隔层和该间隔层的刻蚀速率相同。

在本发明的至少一个实施例中，在该第一刻蚀过程中，采用第一气体对阻隔层和/或间隔层进行化学性刻蚀；

采用不同于该第一气体的第二气体进行第二刻蚀过程，在该第二刻蚀过程中，该第二气体对阻隔层和间隔层不发生化学性刻蚀。

在本发明的至少一个实施例中，该第一气体是含氟气体，该第二气体是惰性气体。

在本发明的至少一个实施例中，在该第一刻蚀过程和该第二刻蚀过程中对该第一气体和该第二气体施加的偏压的下限是600伏特或800伏特；

在该第一刻蚀过程和该第二刻蚀过程中对该第一气体和该第二气体施加的偏压的上限是1500伏特或2000伏特；

该第二刻蚀过程的偏压小于或者等于该第一刻蚀过程的偏压。

在本发明的至少一个实施例中，该第一刻蚀过程的时长的上限是400秒或480秒，该第一刻蚀过程的时长的下限是200秒或240秒；