[发明专利]基于AXI总线的多DDR控制器管理系统

说明书

本发明公开了一种基于AXI总线的多DDR控制器管理系统，包括N个(N0)DDR控制器、N个(N0)交换开关、M个(M0)端口适配器，所述端口适配器用于将用户端的读写操作信号按照带宽平均分配的原则通过全通网络和交换开关转换为一个DDR控制器的读写操作信号；所述交换开关用于通过全通网络和端口适配器对L个(L0)用户端的读写地址和数据进行交换和仲裁，输出仲裁后的读写地址和数据信号给DDR控制器；所述DDR控制器根据所述读写控制信号对所控制的DDR芯片进行读写访问操作。本发明具备高效的多DDR读写访问的仲裁和带宽均衡能力和标准的AXI接口，用户可以通过标准接口方便地进行多DDR访问，能够满足雷达信号处理领域的FPGA开发需求。

技术领域

本发明涉及计算机应用技术领域，具体地说是一种基于AXI总线的多DDR控制器管理系统。

背景技术

随着数字相控阵雷达的发展，雷达产品的工作带宽越来越大、数字合成后的通道数越来越多、雷达信号处理的算法处理流程越来越复杂、处理精度越来越高，这些已经成为雷达发展必然趋势。

雷达工作带宽的增大、通道数的增多，直接导致了信号处理系统输入数据率的激增，以采样率为50M、16通道、输入IQ各16bit的数字雷达为例，输入数据率就高达3200MB/s。考虑到DDR读写效率，单片DDR的访问带宽(假定DDR3的峰值访问带宽为6400MB/s)无法满足原始输入的读写需求，需要多组DDR的并行存储才能满足系统需求。

雷达信号处理算法处理流程的复杂化，使得处理过程需要多次访问中间结果，甚至需要不连续访存(如数据转置操作)，这就要求DDR控制器具备高效的多端口读写仲裁机制，能够满足多端口同时访问DDR的能力。

雷达信号处理算法处理的高精度要求，使得信号处理过程需要使用单精度浮点数据，甚至双精度的浮点数据类型。浮点数据类型导致了原始数据位宽的扩展，带来了运算过程中访问带宽的进一步增大。

信号处理的FPGA实现过程中，多组DDR的并行读写的仲裁，多组DDR访问带宽的均衡，以及多组DDR的空间管理等问题，都是信号处理访存相关设计的难点所在，这些都将耗费信号处理工程师大量的时间和精力。如何将这些与DDR控制相关的功能统一起来，设计一个通用的管理多组DDR读写的高效控制器管理模块，使得用户在信号处理开发过程中不必关心访存细节就可以方便的实现多组DDR的高效访问，从而可以集中精力进行信号处理算法的开发，正是本发明设计的初衷。

发明内容

本发明的目的是克服上述现有技术的不足，提供一种方便的实现多组DDR的高效访问的基于AXI总线的多DDR控制器管理系统。

本发明采用的技术方案为：基于AXI总线的多DDR控制器管理系统，包括N个(N为整数，N＞0)DDR控制器、N个(N为整数，N＞0)交换开关、M个(M为整数，M＞0)端口适配器，M＞N；所述交换开关的数量与DDR控制器的数量相同；所述每个交换开关一端与一个DDR控制器电连接，另一端通过全通网络与M个端口适配器电连接，所述端口适配器另一端用于与用户端电连接；所述端口适配器用于将用户端的读写操作信号按照带宽平均分配的原则通过全通网络和交换开关转换为一个DDR控制器的读写操作信号；所述交换开关用于通过全通网络和端口适配器对L个(L＞0)用户端的读写地址和数据进行交换和仲裁，输出仲裁后的读写地址和数据信号给DDR控制器，所述DDR控制器根据所述读写控制信号对所控制的DDR芯片进行读写访问操作。

优选的，所述M个(M＞0)端口适配器中的每个端口适配器都包含一个用户端输入接口和N个输出端接口，所述每个端口适配器主要有读地址读长度生成模块、读地址分配模块、读数据裁剪模块、读数据拼合模块、写地址写长度生成模块、写地址分配模块、写数据扩充模块和写数据分配模块八个子模块组成，所述每个模块的输入输出接口均采用标准的AXI4协议。