[发明专利]一种半导体结构及其形成方法

说明书

本申请公开了一种半导体结构及其形成方法，所述方法包括：提供半导体衬底，所述半导体衬底包括金属间介电层以及位于所述金属间介电层上的上层金属电极；形成钝化层，所述钝化层覆盖所述上层金属电极和所述金属间介电层；在钝化层表面上相邻的上层金属电极之间的位置刻蚀形成凹槽；形成露出上层金属电极的通孔；在所述通孔中形成金属柱。通过所述方法，在钝化层表面形成凹槽结构，所述凹槽结构延长了金属原子的扩散路径，从而避免封装过程中金属柱中的金属原子扩散导致短路的现象，保证了封装的可靠性，提高了产品的良率。

技术领域

本申请涉及半导体器件领域，尤其涉及一种半导体结构及其形成方法。

背景技术

电子产品的便携、轻巧和薄型化对其性能、功能和成本的要求越来越高，为满足这些要求，除了产品设计与制造技术，半导体封装也在不断开发更新更先进的封装技术。随着集成电路制造技术的发展，电路密度越来越高，这使得晶圆上输入输出(I/O)引脚数量增加。在此背景下，铜柱凸块(Copper Pillar Bump)技术因其优异的互连能力成为集成电路封装的主流技术。铜柱凸块技术可以在更小的互连尺寸下能够拥有更好的电导性和热导性。铜柱凸块得益于铜材料的特性，拥有优越的导电性能、热性能和可靠性。同时，采用铜柱凸块技术在基板设计时可以减少基板层数的使用，实现整体封装成本的降低。此外，铜柱凸块具有高电迁移性能，适用于高电流承载能力的应用。

但是，为了达到缩小芯片尺寸的目的，I/O引脚密度很高，使得相邻铜柱间距很小。这导致封装过程中铜原子可能会扩散到相邻的金属柱，进而造成短路，降低了封装的可靠性，产品良率较低。

发明内容

有鉴于此，本发明提出了一种半导体封装结构及其形成方法，以提高封装的可靠性，提高产品的良率。

根据本发明实施例的第一方面，提供一种半导体结构的形成方法，包括：

提供半导体衬底，所述半导体衬底包括金属间介电层以及位于所述金属间介电层上的上层金属电极；

形成钝化层，所述钝化层覆盖所述上层金属电极和所述金属间介电层；

在钝化层表面上相邻的上层金属电极之间的位置刻蚀形成第一凹槽；

形成露出上层金属电极的通孔；

在所述通孔中形成金属柱。

进一步地，所述钝化层包括氧化物层和/或氮化物层。

进一步地，所述第一凹槽深度小于所述钝化层厚度。

进一步地，所述第一凹槽宽度小于或等于相邻所述金属柱间的距离。

进一步地，所述方法还包括在形成所述通孔前，在所述上层金属电极的上方的钝化层表面形成第二凹槽。

进一步地，所述第二凹槽的宽度大于所述通孔的宽度以使得和通孔共同形成露出所述上层金属电极的阶梯状结构。

进一步地，所述第一凹槽和所述第二凹槽通过同一道刻蚀工序形成。

进一步地，所述钝化层包括依次叠置的二氧化硅层和氮化硅层。

进一步地，使用各向异性的干法刻蚀刻蚀所述钝化层，形成所述第一凹槽和所述第二凹槽；

其中，所述第一凹槽和所述第二凹槽的深度小于所述氮化硅层的厚度。

根据本发明实施例的第二方面，提供一种通过上述方法形成的半导体结构，包括：

依次叠置的半导体衬底、金属间介电层、上层金属电极；

钝化层，覆盖所述金属间介电层并具有露出所述上层金属电极的通孔；以及

形成于所述钝化层上，通过所述通孔与所述上层金属电极相互连接的金属柱；