[发明专利]具有鳍和栅极结构的集成电路及其制造方法

说明书

本发明的实施例提供了半导体结构及其制造方法。该半导体结构包括形成在衬底上的器件鳍；形成在衬底上并且设置在器件鳍之中的填充鳍；以及形成在器件鳍和填充鳍上的栅极堆叠件。填充鳍包括第一介电材料层和沉积在第一介电材料层上的第二介电材料层。第一和第二介电材料层的组成彼此不同。

技术领域

本发明的实施例总体涉及半导体领域，更具体地，涉及集成电路及其 制造方法。

背景技术

半导体集成电路(IC)工业已经经历了快速增长。IC材料和设计中的 技术进步已经产生了多代IC，其中，每一代都比上一代具有更小和更复杂 的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量) 已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或 线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关 成本来提供益处。这种按比例缩小已经增加了处理和制造IC的复杂性，并 且为了实现这些进步，需要IC制造中的类似发展。例如，已经引入诸如鳍 式场效应晶体管(FinFET)的三维晶体管来代替平面晶体管。FinFET可认 为是延伸至栅极的典型平面器件。典型的FinFET制造为具有从衬底延伸的 薄“鳍”(或鳍结构)。在该垂直鳍中形成FET的沟道，并且在鳍的沟道区 域上方(例如，环绕)提供由栅极。栅极环绕鳍增加了沟道区域和栅极之 间的接触面积并且允许栅极从多个侧面控制沟道。这可以利用多种方式， 并且在一些应用中，FinFET提供了减小的短沟道效应、减小的泄漏和更高 的电流。换句话说，FinFET可以比平面器件更快、更小并且更有效。

然而，由于FinFET和其它非平面器件固有的复杂性，并且进一步由于 先进技术模式中的高图案密度，用于制造平面晶体管的许多技术不太适合 于制造非平面器件。仅作为一个实例，用于在半导体衬底上形成栅极堆叠 件的传统技术可能会产生不期望的塌陷或粘连问题。在先进的技术节点中， 晶体管栅极的高度需要非常高。例如，当栅极长度小于20nm时，栅极高 宽比(定义为栅极高度比栅极宽度)可以大于15。高栅极高宽比可能导致邻近的栅极塌陷或粘连在一起，尤其在各个工艺期间，诸如湿蚀刻和清洗。 在各个实例中，其它问题包括源极/漏极外延生长期间对浅沟槽隔离(STI) 的底切或形成至源极和漏极的接触件期间对STI的过蚀刻。

因此，虽然现有的制造技术对于平面器件通常已经足够，但是为了继续满 足不断增加的设计要求，需要进一步的改进。

发明内容

根据本发明的一个方面，提供了一种半导体结构，包括：器件鳍，形 成在衬底上；填充鳍，形成在所述衬底上并且设置在所述器件鳍之中，所 述填充鳍包括第一介电材料层和沉积在所述第一介电材料层上的第二介电 材料层，其中，所述第一介电材料层和所述第二介电材料层的组成彼此不 同；以及栅极堆叠件，形成在所述器件鳍和所述填充鳍上。

根据本发明的另一个方面，提供了一种用于制造集成电路的方法，包 括：在衬底上形成器件鳍结构，其中，所述器件鳍结构包括多个器件鳍并 且限定在所述器件鳍之中的沟槽；用第一介电材料层和第二介电材料层填 充所述沟槽，产生具有多个填充鳍的填充鳍结构；以及在所述器件鳍和所 述填充鳍上形成栅极堆叠件。

根据本发明的又一个方面，提供了一种半导体结构，包括：多个器件 鳍，形成在衬底上；多个填充鳍，形成在所述器件鳍之中的沟槽中，其中， 所述填充鳍包括具有第一宽度的第一填充鳍和具有大于所述第一宽度的第 二宽度的第二填充鳍，其中，所述第一填充鳍包括第一介电材料层，其中， 所述第二填充鳍包括所述第一介电材料层和第二介电材料层；以及栅极堆 叠件，形成在所述器件鳍和所述填充鳍上，其中，所述第一介电材料层包括金属氧化物和金属氮化物的至少一种，其中，所述第二介电材料层包括 包含硅和碳的介电层。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方 面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上， 为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。