[发明专利]沉积IV族半导体的方法及相关的半导体器件结构

说明书

公开了一种在衬底的表面上沉积IV族半导体的方法。所述方法可包括：在反应室内提供衬底并加热衬底至沉积温度。所述方法可还包括：暴露衬底于至少一种IV族前体和暴露衬底于至少一种IIIA族掺杂剂前体；其中所述至少一种IIIA族掺杂剂前体包含硼氢化物、有机硼氢化物、卤化物或有机卤化物。还提供了包含通过本公开的方法沉积的IV族半导体的半导体器件结构。

相关专利申请的交叉引用

本公开要求2017年7月19日提交并且标题为“沉积IV族半导体的方法及相关的半导体器件结构(A METHOD FOR DEPOSITING A GROU P IV SEMICONDUCTOR AND RELATEDSEMICONDUCTOR DEVIC E STRUCTURES)”的美国临时专利申请第62/534,618号的权益，该临时专利申请以引用方式并入本文。

技术领域

本公开一般涉及沉积IV族半导体的方法及相关的半导体器件结构。本公开还一般涉及掺杂IV族半导体的方法及可用于IV族半导体的p-型掺杂的掺杂前体。

背景技术

半导体器件结构如互补金属氧化物半导体(CMOS)器件的微缩化已带来集成电路速度和密度的显著改善。然而，常规的器件微缩化面临着未来技术节点的巨大挑战。

一种改善半导体器件性能的方法是利用应变诱导效应提高载流子迁移率，并因此提高晶体管驱动电流。例如，已经表明，在采用应力源区如晶体管结构的源极和漏极区中采用的应力源区的p-沟道硅(Si)晶体管中，空穴迁移率可大大提高。

与半导体器件结构的有源区的接触电阻可能是未来技术节点下不断进行的器件改进的一个关注点。例如，对于CMOS器件结构，接触电阻可包括接触结构与包含晶体管结构的源极和漏极区的一个或多个应力源区之间的电阻。就n-型MOS器件而言，应力源区可包含掺杂有磷或砷的高掺杂区，即具有大约5×10²⁰cm^-3_{的载流子密度}。在n-型MOS器件应力源区中可实现的高掺杂水平可能导致低至0.3mΩ-cm的接触电阻率。然而，对于p-型MOS器件，现有技术集中于利用硼掺杂剂前体如乙硼烷(B₂H₆)的硼p-型掺杂的使用上。p-型MOS器件中乙硼烷(B₂H₆)的使用可导致大约1×10²⁰cm^-3的载流子密度。通过添加另外的硼来增加p-型MOS器件中的p-型载流子密度的努力可能导致掺杂应力源区的结晶质量的下降并可能不会显著贡献于p-型应力源区中的有源载流子密度。因此，需要能够在半导体材料如IV族半导体材料中实现高p-型掺杂密度的替代方法和前体。

发明内容

根据本公开的至少一个实施方案，公开了一种在半导体的表面上沉积IV族半导体的方法。所述方法可包括：在反应室内提供衬底，加热衬底至沉积温度，暴露衬底于至少一种IV族前体，和暴露衬底于至少一种IIIA族掺杂剂前体，其中所述至少一种IIIA族掺杂剂前体包含硼氢化物、有机硼氢化物、卤化物或有机卤化物。本公开的实施方案还可包括半导体器件结构，其可包含通过本公开的方法沉积的IV族半导体。

为了概述本发明和所取得的优于现有技术的优点，本发明的某些目的和优点已在上文描述。当然，应理解，未必所有这些目的或优点都可根据本发明的任何特定实施方案取得。因此，举例来说，本领域技术人员应认识，本发明可以将取得或优化如本文所教导或建议的一个优点或一组优点的方式实施或进行而不一定取得如本文可能教导或建议的其他目的或优点。

所有这些实施方案均意在包括在所公开的本发明的范围内。通过下文结合附图对某些实施方案的详细描述，这些及其他实施方案对于本领域技术人员将是显而易见的，本发明不限于所公开的任何特定实施方案。

附图说明