[发明专利]全包覆式栅极结构及其制造方法

说明书

本公开提供一种包括第一晶体管的全包覆式栅极结构。所述第一晶体管包括：半导体衬底，其具有顶部表面；第一纳米线，其在所述半导体衬底的所述顶部表面上方且在第一源极与第一漏极之间；第一栅极结构，其在所述第一纳米线周围；内间隔件，其在所述第一栅极结构与所述第一源极和所述第一漏极之间；和隔离层，其在所述半导体衬底的所述顶部表面与所述第一源极和所述第一漏极之间。本公开还提供一种用于制造本文中所描述的所述全包覆式栅极结构的方法。

技术领域

本发明实施例涉及全包覆式栅极结构及其制造方法。

背景技术

晶体管(例如FinFET晶体管)包含源极区、漏极区和源极区与漏极区之间的沟道区。所述晶体管包含控制沟道区以操作所述晶体管的栅极区。栅极区可形成于沟道区的一或多个表面周围，此为栅极区提供对沟道区的增强控制，因为所述晶体管可由3D栅极区域控制，而非仅由与2D平面晶体管相关联的2D栅极区域控制。

发明内容

本发明的一实施例涉及一种全包覆式栅极结构，其包含：第一晶体管，所述第一晶体管包含：半导体衬底，其具有顶部表面；第一纳米线，其在所述半导体衬底的所述顶部表面上方且在第一源极与第一漏极之间；第一栅极结构，其在所述第一纳米线周围；内间隔件，其在所述第一栅极结构与所述第一源极之间；和隔离层，其在所述半导体衬底的所述顶部表面与所述第一源极和所述第一漏极之间。

本发明的一实施例涉及一种半导体结构，其包含第一晶体管，所述第一晶体管包含：半导体衬底，其具有顶部表面；多个第一纳米线，其等在所述半导体衬底的所述顶部表面上方；第一源极，其包覆所述多个第一纳米线；和隔离层，其与所述半导体衬底的所述顶部表面接触，其中所述隔离层使所述多个第一纳米线的底部纳米线与所述半导体衬底的所述顶部表面分离。

本发明的一实施例涉及一种用于形成半导体结构的方法，其包含：在衬底上方形成第一纳米线材料和第二纳米线材料堆叠；图案化所述第一纳米线材料和第二纳米线材料堆叠与所述衬底以形成通过隔离而彼此分离的半导体鳍片；在所述半导体鳍片上方正交地形成虚设栅极；选择性地去除未由所述虚设栅极覆盖的所述第一纳米线材料，由此界定第二纳米线；在由所述虚设栅极覆盖的所述第一纳米线材料上方和所述第二纳米线上方保形地沉积介电质；形成覆盖所述介电质的氧化物层；各向异性地蚀刻所述介电质和所述氧化物层，由此在所述各向异性蚀刻之后形成由剩余介电质和剩余氧化物层组成的底部间隔件。

附图说明

在随附图式的图中通过实例且非限制地绘示一或多项实施例，其中具有相同元件符号名称的元件从始至终表示类似元件。除非另有公开，否则所述图式不按比例绘制。

图1是展示根据本公开的一些实施例的半导体结构的3D透视图。

图2是展示根据本公开的一些实施例的半导体结构的3D透视图。

图3A和图3B分别是根据本公开的一些实施例的PFET和NFET在X方向上的剖面图。

图4A是根据本公开的一些实施例的PFET在Y方向上的剖面图。

图4B是根据本公开的一些实施例的NFET在Y方向上的剖面图。

图5A和图5B分别是根据本公开的一些实施例的PFET和NFET在Y方向上的剖面图。

图6A到6C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。

图7A到7C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。

图8A到8C分别是根据本公开的一些实施例的在制造操作的中间阶段期间全包覆式栅极结构的3D透视图、沿X方向剖切的剖面图和沿Y方向剖切的剖面图。