[发明专利]一种逐次逼近型模数转换器

权利要求书

1.一种逐次逼近型模数转换器，包括数模转换器电容阵列DAC Array、比较器和SAR逻辑单元，其特征在于，所述SAR逻辑单元包括一亚稳态清除单元，所述逐次逼近型模数转换器还包括：与所述比较器的输出端连接的一组阈值不同的处理器，所述一组阈值不同的处理器中的各个处理器的输出端均连接至所述SAR逻辑单元中的亚稳态清除单元；

其中，各处理器分别将所述比较器输出的比较结果与各自的阈值进行比较得到一处理结果，并将得到的处理结果发送至所述亚稳态清除单元；

所述亚稳态清除单元依据各处理器分别发送的处理结果判断所述比较器是否发生异常；

当判断所述比较器发生异常时，所述SAR逻辑单元按照预设的填表规则进行填表处理。

2.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，所述一组阈值不同的处理器包括第一处理器、第二处理器和第三处理器，其中所述第二处理器的阈值大于所述第一处理器的阈值，所述第一处理器的阈值大于所述第三处理器的阈值。

3.根据权利要求2所述的逐次逼近型模数转换器，其特征在于，所述第一处理器、第二处理器和第三处理器分别为阈值不同的三个CMOS反相器。

4.根据权利要求2所述的逐次逼近型模数转换器，其特征在于，所述亚稳态清除单元依据各处理器分别发送的处理结果判断所述比较器是否发生异常包括：

当所述第二处理器的处理结果和所述第三处理器的处理结果一致时，判断所述比较器未发生异常；

当所述第二处理器的处理结果和所述第三处理器的处理结果不一致时，判断所述比较器发生异常。

5.根据权利要求4所述的逐次逼近型模数转换器，其特征在于，所述第二处理器的处理结果和所述第三处理器的处理结果不一致包括：

所述第二处理器的处理结果为1，所述第三处理器的处理结果为0；或，

所述第三处理器的处理结果为1，所述第二处理器的处理结果为0。

6.根据权利要求4所述的逐次逼近型模数转换器，其特征在于，当判断所述比较器未发生异常时，所述SAR逻辑单元还用于：

依据所述第一处理器的处理结果，将SAR当前最高位的值置为与所述第一处理器的处理结果相对应的值。

7.根据权利要求1-6任一项所述的逐次逼近型模数转换器，其特征在于，所述亚稳态清除单元至少包括一组触发器或一组再生放大器。

8.根据权利要求1-6任一项所述的逐次逼近型模数转换器，其特征在于，在判断所述比较器发生异常时，所述SAR逻辑单元按照预设的填表规则进行填表处理包括：

将SAR当前最高位的值置1，将SAR当前最高位的下一位到最低位的值分别置0；或，

将SAR当前最高位的值置0，将SAR当前最高位的下一位到最低位的值分别置1。

9.根据权利要求8所述的逐次逼近型模数转换器，其特征在于，所述SAR逻辑单元还用于：丢弃所述第一处理器的处理结果。

10.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，所述比较器发生异常包括：所述比较器进入亚稳态状态、或所述比较器的比较时间大于预设阈值。