[发明专利]一种逐次逼近型模数转换器

说明书

本申请提供一种逐次逼近型模数转换器，包括DAC Array、比较器和SAR逻辑单元。SAR逻辑单元包括亚稳态清除单元，所述逐次逼近型模数转换器还包括：与比较器的输出端连接的一组阈值不同的处理器，该一组阈值不同的处理器中的各个处理器的输出端均连接至SAR逻辑单元中的亚稳态清除单元。各处理器分别将比较器输出的比较结果与各自的阈值进行比较得到一处理结果，并将得到的处理结果发送至亚稳态清除单元；亚稳态清除单元依据各处理器分别发送的处理结果判断比较器是否发生异常；当判断比较器发生异常时，SAR逻辑单元按照预设的填表规则进行填表处理。本申请能够提高SAR ADC的转换速度，从而提高SAR ADC的性能。

技术领域

本申请涉及模数转换技术领域，尤其涉及一种逐次逼近型模数转换器。

背景技术

在各类模数转换器中，逐次逼近型的模数转换器(SAR ADC)因为其低功耗、中等精度和高分辨率而得到广泛应用。

如图1所示，目前现有的SAR ADC包括数模转换器电容阵列(DAC Array)1、比较器2和SAR逻辑单元3。在实际应用过程中，SAR ADC中的DAC Array1对输入信号进行采样，并在采样完成后输出第一电压信号V+和第二电压信号V-，该第一电压信号V+和第二电压信号V-分别输入至比较器2的正极端和负极端。比较器2对输入的第一电压信号V+和第二电压信号V-进行比较，生成一个比较结果Vcomp。其中，当第一电压信号V+大于第二电压信号V-时，比较器2输出高电平信号，例如“1”至SAR逻辑单元3，此时SAR逻辑单元3中的最高位置为“1”；当第一电压信号V+小于第二电压信号V-时，比较器2输出低电平信号，例如“0”至SAR逻辑单元3，此时SAR逻辑单元3中的最高位置为“0”。

时钟信号clk控制SAR逻辑单元3和比较器2的输出更新，如图2所示，当时钟信号clk处于高电平阶段时，比较器2对输入的第一电压信号V+和第二电压信号V-进行比较，输出Vcomp。SAR逻辑单元3依据Vcomp完成一次置位后移至次高位，准备进行下一次比较，如此循环，直至最低有效位LSB比较完毕。至此，整个逐次比较过程结束，SAR ADC完成了一次模拟量到数字量的转换，并输出该模拟量对应的数字码。

然而本申请的申请人发现，在SAR ADC中，当比较器2的输入电压较大，即第一电压信号V+和第二电压信号V-相距较远且远离下一级电路的阈值电压(即SAR逻辑阈值电压)时，下一级电路能够对其正确判断，而比较器2的输入电压较小，即第一电压信号V+和第二电压信号V-相距较近且接近下一级电路的阈值电压时，比较器2的比较时间会变长，甚至出现亚稳态。亚稳态指的是比较器2的输出无法在某个规定时间段内达到一个确认的逻辑输出状态。当一个比较器进入亚稳态时，既无法预测该次比较结果，也无法预测何时才能得到稳定的逻辑输出结果。

为了便于更清楚地描述，结合图2、图3所示，在时刻1时，假设下一级电路的阈值为放大器阈值时，比较器2输出的Vcomp大于放大器阈值时，比较器2输出“1”电平，此时表明第一电压信号V+大于第二电压信号V-，SAR逻辑单元3将SAR的最高位置为“1”。在时刻2时，比较器2输出的Vcomp处于放大器阈值范围内，此时无法判断比较器2输出的电平值，也无法判断第一电压信号V+和第二电压信号V-的大小，比较器2进入亚稳态状态。在时刻3时，比较器2输出的Vcomp小于放大器阈值，比较器2输出“0”电平，此时表明第一电压信号V+小于第二电压信号V-，SAR逻辑单元3将SAR的最高位置为“0”。

可见，当比较器的比较时间变长或比较器进入亚稳态状态时，比较器可能会判断错误或出现不确定状态，导致SAR ADC的误码率增加，SAR ADC的转换速度降低，从而降低了SAR ADC的性能。

发明内容

有鉴于此，本发明提供一种逐次逼近型模数转换器，能够降低SARADC的误码率，由此提高SAR ADC的转换速度，从而提高SAR ADC的性能。技术方案如下：