[发明专利]半导体结构

说明书

本发明提供一种半导体结构，包括：一基板，具有一第一掺杂型态；一金属层，形成于该基板的表面；一栅极，形成于该基板上；一漏极，形成于该基板中，位于该栅极的一侧，并与该金属层相邻；一源极，形成于该基板中，位于该栅极的另一侧；以及一第一掺杂区，形成于该基板中，包围该金属层与该漏极，该第一掺杂区具有一第二掺杂型态，且该第二掺杂型态与该第一掺杂型态不同。

技术领域

本发明是有关于一种半导体结构，特别是有关于一种可有效提高静电放电防护的半导体结构。

背景技术

静电放电(electrostatic discharge，ESD)是造成大多数电子器件故障与损坏的主因。静电放电的产生是很难避免的，举例来说，电子器件在作动过程中极易累积静电，尤其是对于不易开启(turn on)的高电压器件，如此使得电子器件很容易遭到静电放电的破坏，例如静电放电电流(ESD current)造成场效应晶体管器件的烧毁。因此，一般积体电路须进一步搭配适当的静电放电防护设计，以避免积体电路遭受静电放电的威胁与破坏。

因此，开发一种可有效提高静电放电防护的半导体结构是众所期待的。

发明内容

根据本发明的一实施例，提供一种半导体结构。该半导体结构，包括：一基板，具有一第一掺杂型态；一金属层，形成于该基板的表面；一第一栅极，形成于该基板上；一第一漏极，形成于该基板中，位于该栅极的一侧，并与该金属层相邻；一第一源极，形成于该基板中，位于该栅极的另一侧；一第二栅极，形成于该基板上；一第二漏极，形成于该基板中，位于该第二栅极的一侧，并与该第一漏极及该金属层相邻；一第二源极，形成于该基板中，位于该第二栅极的另一侧；以及一连续式第一掺杂区，形成于该基板中，包围该金属层、该第一漏极与该第二漏极，该第一掺杂区具有一第二掺杂型态，且该第二掺杂型态与该第一掺杂型态不同，其中该金属层与该第一漏极、该第二漏极、该第一掺杂区接触构成一肖特基二极管。

根据部分实施例，上述金属层包括金属硅化物(silicide)。

根据部分实施例，上述该第一源极、该第二源极与上述该第一漏极、该第二漏极为N掺杂，上述基板的第一掺杂型态为P掺杂，上述第一掺杂区的第二掺杂型态为N掺杂。

根据部分实施例，上述该第一源极、该第二源极与上述该第一漏极、该第二漏极为P掺杂，上述基板的第一掺杂型态为N掺杂，上述第一掺杂区的第二掺杂型态为P掺杂。

根据部分实施例，本发明半导体结构更包括一隔离结构(isolation)，形成于上述第一掺杂区内，位于上述该第一漏极、该第二漏极的一侧。

根据部分实施例，上述第一掺杂区的掺杂浓度与上述该第一漏极、该第二漏极的掺杂浓度相同。

根据部分实施例，上述第一掺杂区的掺杂浓度与上述该第一漏极、该第二漏极的掺杂浓度不同。

根据本发明的一实施例，提供一种半导体结构。该半导体结构，包括：一基板，具有一第一掺杂型态；一金属层，形成于该基板的表面；两第一掺杂区，形成于该基板中，彼此相邻，并与该金属层相邻；两第二掺杂区，形成于该基板中，分别相对于该两第一掺杂区；以及一连续式第三掺杂区，形成于该基板中，包围该金属层与该两第一掺杂区，该第三掺杂区具有一第二掺杂型态，且该第二掺杂型态与该第一掺杂型态不同，其中该金属层与该两第一掺杂区、该第三掺杂区接触构成一肖特基二极管。

根据部分实施例，上述第一掺杂区与上述第二掺杂区为N掺杂，上述基板的第一掺杂型态为P掺杂，上述第三掺杂区的第二掺杂型态为N掺杂。

根据部分实施例，上述第一掺杂区与上述第二掺杂区为P掺杂，上述基板的第一掺杂型态为N掺杂，上述第三掺杂区的第二掺杂型态为P掺杂。

根据部分实施例，本发明半导体结构更包括一隔离结构，形成于上述第三掺杂区内，位于上述第一掺杂区的一侧。