[发明专利]系统级芯片的实现方法

说明书

本发明涉及一种系统级芯片的实现方法，系统级芯片包括：逻辑芯片；与逻辑芯片实现晶圆级封装的动态存储器；所述晶圆级封装的动态存储器可配置N个存储模块以对应1个逻辑芯片，其中N为大于等于2的自然数。本发明中，将系统中带宽需求大的数据分流到该N个存储模块，提高系统整体性能，降低系统功耗。

技术领域

本发明涉及计算机领域，尤其涉及一种系统级芯片的实现方法。

背景技术

系统芯片（System-on-a-chip，SoC）是在单个芯片上集成一个完整的系统，把所有或部分必要的功能集成进单个芯片的半导体技术。完整的系统一般包括中央处理器（CPU）、多个数字和模拟IP核、存储器以及外围部件电路等。遵循摩尔定律，深亚微米级（40/28/22nm）半导体技术制程已日趋成熟，系统芯片本身的时钟越来越快（高达GHz/秒）, 片内集成的IP核和CPU个数（多核）越来越多，使得SoC的整体性能越来越多地受限于片外内存的访问速度，即通常所谓的“内存墙”问题。

“内存墙”指的是内存性能严重限制CPU性能发挥的现象。这是由于长期以来处理器的计算速度发展得比内存的存取速度快，这种不均衡的发展速度造成了内存瓶颈，制约了日益增长的高性能处理器，难以发挥出应有的功效。

在如图1所示的典型SoC系统芯片中、多核CPU（Central Processing Unit中央处理器）、GPU（Graphics Processing Unit, 图形处理单元，2D/3D图形引擎）、video codec(高清视频编解码器)、 ISP（Image Signal Processor, 图像数据处理器）等模块都要读写片外内存。而系统带宽要求最高的往往是这些多媒体模块，例如一路高清视频（1920x1080,30fps）所需带宽可高达500M字节每秒。而这些高带宽模块的DDR访问请求和数据都必须经过数据总线仲裁器（arbitor/data frabric/cross bar等），仲裁胜者才得到机会去访问DDR。这种架构第一受限于DDR数据总线宽度（16或者32bit在手机系统中），为了达到性能要求，DDR总线的频率必须很高（例如高达800MHz），这是引起系统高功耗的一个重要原因。第二由于总线仲裁器的介入，多个模块的地址总线来回切换会降低DDR数据的访问效率。另外总线仲裁的引入本身会带来额外的系统访问延时。

本领域技术人员很早就认识到“内存墙”问题，并采取了多种针对性的措施。从最初的单纯依靠提高处理器频率来提升计算性能，到后来的利用多核心并行计算技术来提升计算性能，再到后来通过降低内存等待时间、提升内存带宽的方法。比如：公开号为CN101013407A的中国专利申请中，披露了一种支持多总线多类型存储器的内存仲裁实现系统和方法，通过修改仲裁算法，提高内存数据的访问效率。但上述方法均未能彻底、有效地解决内存瓶颈问题。

发明内容

本发明所要解决的技术问题是如何提高内存数据的访问效率，提高数据传输速度，降低系统功耗，提高系统整体性能。

为了解决上述技术问题，本发明提供一种系统级芯片的实现方法，系统级芯片包括：

逻辑芯片；

与逻辑芯片实现晶圆级封装的动态存储器；

所述晶圆级封装的动态存储器可配置N个存储模块以对应1个逻辑芯片，其中N为大于等于2的自然数。

可选的，所述可配置的动态存储器的存储模块是通过划片槽分隔开的。

可选的，所述晶圆级封装的动态存储器在制造过程中光罩的曝光尺寸大小与逻辑芯片在制造过程中光罩的曝光尺寸大小相同。

可选的，所述晶圆级封装的动态存储器的光罩的一次曝光包括：12乘12个可配置存储模块。

可选的，通过改动至少一层光罩设计，匹配不同大小或不同类型的逻辑芯片。