[发明专利]一种基于FPGA硬件加速的DDR管理控制系统

权利要求书

1.一种基于FPGA硬件加速的DDR管理控制系统，包括主机端、FPGA端和内存DDR，其特征在于，所述FPGA端包括通过AXI总线连接的DMA传输控制逻辑单元、DDR转换控制器、传输状态查找单元，以及连接到所述DDR转换控制器的算法逻辑单元，所述FPGA端与主机端通过DMA传输控制逻辑单元连接，所述FPGA端与内存DDR通过AXI总线连接，所述DDR转换控制器与传输状态查找单元连接，其中：

所述传输状态查找单元，用于实时记录主机端写入DDR内的数据块索引值、FPGA端已写入DDR内的数据块索引值、FPGA端已读取DDR内的数据块索引值；

所述DDR转换控制器，用于根据传输状态查找单元中各索引值之间的关系，通过AXI总线从内存DDR中读取数据帧并进行解析，发送到算法逻辑单元中进行处理，并在处理结束后，将处理好的数据通过AXI总线存入内存DDR，并实时更新FPGA端已写入DDR的数据块索引值、FPGA端已读取DDR内的数据块索引值；

所述主机端，用于将数据帧通过DMA传输控制逻辑单元写入到DDR，更新主机端写入DDR内的数据块索引值，并在FPGA端已写入DDR的数据块索引值更新后，通过DMA传输控制逻辑单元读取已经处理完的数据帧；

所述算法逻辑单元，用于对DDR转换控制器输出的数据进行逻辑处理。

2.如权利要求1所述的基于FPGA硬件加速的DDR管理控制系统，其特征在于，所述DDR转换控制器与传输状态查找单元采用同一时钟频率，所述主机端通过内存映射方式直接访问传输状态查找单元。

3.如权利要求2所述的基于FPGA硬件加速的DDR管理控制系统，其特征在于，所述内存映射操作为：FPGA端向主机端申请存储空间与FPGA端的传输状态查找单元相互映射，待主机端响应该申请后，在主机端开辟一个与传输状态查找单元对应的存储空间，实现内存映射。

4.如权利要求1所述的基于FPGA硬件加速的DDR管理控制系统，其特征在于，所述DDR转换控制器包括：与传输状态查找单元连接的AXI_MASTER控制逻辑单元，连接到AXI_MASTER控制逻辑单元的写逻辑控制单元和读逻辑控制单元，以及连接在写逻辑控制单元和读逻辑控制单元之间的数据块分析逻辑单元和长度缓存单元，其中，

所述AXI_MASTER控制逻辑单元，用于根据传输状态查找单元中各索引值之间的关系，通过AXI总线将内存DDR中的待处理数据帧写入读逻辑控制单元；并在数据处理结束后，通过AXI总线将写逻辑控制单元中的已处理数据帧写入内存DDR中；并在数据帧读写过程中实时更新FPGA端已写入DDR的数据块索引值、FPGA端已读取DDR内的数据块索引值；

所述读逻辑控制单元，在满足预设条件下，将待处理数据帧写入数据块分析逻辑单元；

所述数据块分析逻辑单元，用于将读逻辑控制单元输出的待处理数据帧进行解析，将数据帧的帧头包含的有效数据长度分别发送至读逻辑控制单元和长度缓存单元；将数据帧包含的有效数据发送至算法逻辑单元中进行逻辑处理；

所述写逻辑控制单元，在满足预设条件下，读取算法逻辑单元中的已处理数据。

5.如权利要求4所述的基于FPGA硬件加速的DDR管理控制系统，其特征在于，所述AXI_MASTER控制逻辑单元，用于根据传输状态查找单元中各索引值之间的关系，通过AXI总线将内存DDR中的待处理数据帧写入读逻辑控制单元，执行如下操作：

当主机端写入DDR内的数据块索引值、FPGA端已写入DDR内的数据块索引值、FPGA端已读取DDR内的数据块索引值均为初始值时，主机端将数据帧通过DMA传输控制逻辑单元写入到DDR，并更新传输状态查找单元中的主机端写入DDR内的数据块索引值大于FPGA端已读取DDR内的数据块索引值，AXI_MASTER控制逻辑单元检测到传输状态查找单元中主机端写入DDR内的数据块索引值的更新后，启动突发读操作，并根据读逻辑控制单元记录的有效数据长度以及每次突发读的起始地址，确定当前突发读操作读取的数据帧的末地址，并通过AXI总线将内存DDR中的待处理数据帧写入读逻辑控制单元，更新传输状态查找单元中的FPGA端已读取DDR内的数据块索引值。