[发明专利]一种基于FPGA硬件加速的DDR管理控制系统

说明书

本发明公开了一种基于FPGA硬件加速的DDR管理控制系统，包括主机端、FPGA端和内存DDR，其特征在于，所述FPGA端包括通过AXI总线连接的DMA传输控制逻辑单元、DDR转换控制器、传输状态查找单元，以及连接到所述DDR转换控制器的算法逻辑单元，所述FPGA端与主机端通过DMA传输控制逻辑单元连接，所述FPGA端与内存DDR通过AXI总线连接，所述DDR转换控制器与传输状态查找单元连接。该系统采用记录数据处理过程中的数据传输状态索引值，根据记录的索引值实现相应的数据处理操作，简化了内存DDR的操作方式，且配合AXI总线提高数据读写效率，以及采用DMA传输机制，加快数据传输效率，降低主机端的CPU占用率，提高数据处理效率。

技术领域

本发明属于数字集成电路DDR管理技术领域，具体涉及一种基于FPGA硬件加速的DDR管理控制系统。

背景技术

FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

DDR＝Double Data Rate双倍速率同步动态随机存储器。严格的说DDR应该叫DDRSDRAM，DDR SDRAM是Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的意思。DDR内存是在SDRAM内存基础上发展而来的，SDRAM在一个时钟周期内只传输一次数据，它是在时钟的上升期进行数据传输；而DDR内存则是一个时钟周期内传输两次数据，它能够在时钟的上升期和下降期各传输一次数据，因此称为双倍速率同步动态随机存储器。DDR内存可以在与SDRAM相同的总线频率下达到更高的数据传输率。

利用FPGA加速处理数据具有速度快、安全性高及主机端内存资源消耗少等优势，而在许多的硬件加速处理系统中，都需要一个大容量的缓存空间，以便进行数据的高速异步传输。因此DDR被广泛应用于FPGA数据处理系统与主机端上位机数据传输过程的大容量缓存空间，但现有的DDR控制逻辑以及读写方式存在：操作方式复杂、存储信息不明、读写效率低以及可移植性差等缺点，导致系统带宽低、系统实现难度大，从而不利于硬件数据处理过程中数据高效、高速读写缓存。

发明内容

本发明为解决FPGA硬件处理数据过程存在的性能不足之处，提出了一种基于FPGA硬件加速的DDR管理控制系统，有效提高了数据读写效率，简化数据读写操作，且系统可移植性高。

为实现上述目的，本发明所采用的技术方案为：

本发明提出一种基于FPGA硬件加速的DDR管理控制系统，包括主机端、FPGA端和内存DDR，所述FPGA端包括通过AXI总线连接的DMA传输控制逻辑单元、DDR转换控制器、传输状态查找单元，以及连接到所述DDR转换控制器的算法逻辑单元，所述FPGA端与主机端通过DMA传输控制逻辑单元连接，所述FPGA端与内存DDR通过AXI总线连接，所述DDR转换控制器与传输状态查找单元连接，其中：

所述传输状态查找单元，用于实时记录主机端写入DDR内的数据块索引值、FPGA端已写入DDR内的数据块索引值、FPGA端已读取DDR内的数据块索引值；

所述DDR转换控制器，用于根据传输状态查找单元中各索引值之间的关系，通过AXI总线从内存DDR中读取数据帧并进行解析，发送到算法逻辑单元中进行处理，并在处理结束后，将处理好的数据通过AXI总线存入内存DDR，并实时更新FPGA端已写入DDR的数据块索引值、FPGA端已读取DDR内的数据块索引值；

所述主机端，用于将数据帧通过DMA传输控制逻辑单元写入到DDR，更新主机端写入DDR内的数据块索引值，并在FPGA端已写入DDR的数据块索引值更新后，通过DMA传输控制逻辑单元读取已经处理完的数据帧；