[发明专利]一种实现容错功能的异构多核处理器组织结构

权利要求书

1.一种实现容错功能的异构多核处理器组织结构，其特征在于：所述的异构多核处理器组织结构由PISA，ARM1、ARM2组成三个内核；

其中ARM1与ARM2采用指令集相同，不同的性能配置；整体结构分为三个层次：应用级、内核级、系统调用级；每个内核有本地存储，共享内存，每个核通过共享内存的方式相互通信，在执行任务时，每一个阶段开始时，每个内核执行相同的任务，

Step1:初始化任务可靠性阈值，内核的可靠度；Step2:检测每个内核的可靠度，如果达不到预期值，则说明内核模块故障多，弃用；Step3：把当前任务按照DAG方法划分为任务流（v0,v1,…，vn）,包含不具有容错的敏感任务和具有容错功能的有弹性任务；Step4：执行任务vi;Step5: 如果vi为敏感性任务，则执行三模冗余调度算法TMRA(vi);Step6:如果vi为弹性任务，则执行竞争机制算法CA(vi);Step6.1:如果执行结果未达到可靠性阈值，则对当前任务vi重新按照执行TMRA(vi);Step7:保存当前任务vi执行结果result_i;Step8:把结果result_i同步到另外两个内核，作为下一状态任务的工作初始状态；Step9:如果任务流没有执行结束，则跳转到Step4继续执行；否则结束；所述竞争机制算法为：Step1:设置预期定时检测同步时间T；Step2:如果执行时间达到预期值，Step2.1分别保存每个内核的执行结果Result_i；Step2.2:比较每个核的执行结果，保留当前最快的执行结果；Step2.3:把最快的执行结果同步到每个核，作为下一阶段执行的初始阶段；Step3:如果执行时间未达到预期值，则每个核继续执行当前任务；Step4:调到Step2继续执行；

在每一个T时刻结束时，每个核的执行任务的速度会有所不同，每隔时间T，同步一次，选取执行任务较快的节点作为同步标准，而不需要等三个节点都执行完才可以同步，当前系统执行到T时刻时，到了同步的时刻T，由于每个核的当前执行任务的速度不一致，核C的机构与当前执行的任务最匹配，执行最快，内核C会把执行结果存储到相关寄存器或者存储单元中，其他落后的两个核则抛弃尚未执行完的任务，而接受C核的执行结果，当前时刻采用C核的任务作为下一次任务开始的起点，而不在等待最慢的A，B核执行完之后再开始，这样当任务进入到下一阶段时，三个内核又可以从同一状态开始执行，能够充分发挥不同的内核的特点，与任务相匹配的内核又会再次领先，然后再执行同步，直到任务执行完成；

设置的同步时间T需要根据实际来确定，如果过大，会造成与当前任务较为匹配的内核会遥遥领先，从而失去竞争机制的作用，如果过小，会产生同步次数过多，效率低下,与当前任务不匹配的内核，由于接受了较快的核执行结果，而直接终止当前尚未执行完成的任务，这在一定程度上也降低了系统的功耗,由于内核间传递数据的延迟对性能影响较大，因此各个核之间结构的设计需要尽可能减少总线间传递的延迟；

当被执行时，如果不采用措施容错的条件，会出现严重错误，任务的执行坚决不能出错，如果出错，那么整个应用的执行都会发生错误，甚至导致系统崩溃，因此本文提出了一个可执行的方案，在任务容错与系统性能做一个平衡，在保证系统具有容错功能的基础上，实现执行应用。

2.根据权利要求1所述的实现容错功能的异构多核处理器组织结构，其特征在于：该系统所要解决的计算任务可以定义为有向无环图DAG，可以表示为DAG=( V,E,A,T)，其中V={v0,v1,……vn }表示子任务的集合，E={eij}表示边的集合，A={a0,a1,…，an}表示任务是否具有容错属性，ai={0,1}, 其中ai=1表示任务具有容错属性，ai=0表示任务对错误敏感，不具备容错属性；T={t0,t1,…tn}, ti表示每个任务执行的可靠性阈值Reliability_threshold，作为任务执行是否满足的依据。