[发明专利]一种实现容错功能的异构多核处理器组织结构

说明书

本发明是一种实现容错功能的异构多核处理器组织结构，其特征在于：所述的异构多核处理器组织结构由PISA，ARM1、ARM2组成三个内核；其中ARM1与ARM2采用指令集相同；整体结构分为三个层次：应用级、内核级、系统调用级；每个内核有本地存储，共享内存，每个核通过共享内存的方式相互通信，在执行任务时，每一个阶段开始时，每个内核相同的任务，本发明的有益效果：同构三模冗余执行过程主要采用的是空间冗余换取处理器系统可靠性，对于任何类型的任务都是在三个同构系统模块上执行三次，效率低下，功耗较高，不能充分利用任务多样性的特点，面向异构系统的容错系统的高性能调度方案，在实现系统容错的同时又提高了系统执行任务的效率，实现系统的高性能容错。

技术领域

本发明涉及一种处理器异构多核的容错领域，尤其是涉及一种面向异构多核的高性能低功耗容错调度方法与实现结构。

背景技术

近年来，云计算，大数据等现代新技术的日新月异，各类科学与工程应用、数据中心以及互联网的发展对高性能处理器的迫切需求，多核处理器已经成为目前市场的主流。同构多核具有结构设计简单，但是面对各类不同特点的负载应用时，同构小核会导致单线程执行的吞吐量的减少，同构大核会低优先级低复杂度线程执行效率的降低，所以无论同构大核还是同构小核都会导致程序执行效率低下的特点，于是处理器设计者转向异构多核，异构多核是由不同类型和不同特点的单核构成，这在面对多种类型的负载和多种特点的应用时，无论系统吞吐量，程序执行效率，还是系统功耗都会带来提升，因此在目前得到了广泛应用。

由于市场的需求和技术的进步，处理器的性能得到了快速发展，芯片集成度越来越高，频率的提高，功耗密度增大，使处理器核温度快速提升，使得微处理器的故障发生率不断升高，微处理器可靠性呈降低趋势。单粒子翻转（Singe Event Upset , SEU）影响增大，电路技术的集成度提高使得处理器系统的瞬态故障率SER（soft error rate, SER）急剧增加。研究表明，处理器的70-80%失效都是由于瞬态故障引起的，随着处理器的集成度越来越高，这一趋势越来越明显，因此，微处理器系统可靠性，瞬态故障的容错问题引起了人们的极大关注。

第一台计算机ENIAC诞生起，可靠性设计就是系统的严重挑战，容错技术就一直用来提高系统的可靠性.传统的方法是采用三模冗余（triple modular redundancy，TMR）解决处理器的瞬态故障，利用三种相同的处理系统来完成对系统错误的识别与处理，即采用三种同构系统来完成系统的容错，当三种同构处理系统执行应用程序完成时，通过仲裁器判断，采用多数一致原则，当有两者一致时，把不一致的第三个模块执行错误结果屏蔽，同时把第三个模块同步到另外两个模块一致的状态，然后三个模块又从一致状态执行下一任务。

发明内容

本发明的目的是提供一种实现容错功能的异构多核处理器组织结构，本发明是为了解决传统的三模冗余在解决处理器瞬态故障时效率低下，功耗较高的缺点，是一种面向异构多核处理器结构的基于竞争机制的高性能低功耗调度方法及实现结构。

本发明解决其技术问题所采用的技术方案是：一种实现容错功能的异构多核处理器组织结构，其特征在于：所述的异构多核处理器组织结构由PISA，ARM1、ARM2组成三个内核；

其中ARM1与ARM2采用指令集相同，不同的性能配置；整体结构分为三个层次：应用级、内核级、系统调用级；每个内核有本地存储，共享内存，每个核通过共享内存的方式相互通信，在执行任务时，每一个阶段开始时，每个内核相同的任务，