[发明专利]功率半导体器件

说明书

一种功率半导体器件，包括：第一类型掺杂的半导体层；位于所述半导体层表面的栅极结构；位于所述栅极结构两侧的半导体层内的第二类型掺杂的体区；位于所述体区之间的半导体层内的载流子吸收区。所述功率半导体器件具有较高的抗SEGR能力。

技术领域

本发明涉及半导体技术领域，尤其涉及一种功率半导体器件。

背景技术

垂直导电双扩散MOS结构(VDMOS)器件功率集成电路及功率集成系统的核心元器件之一。VDMOS的栅极和源极在衬底的上表面，而漏极位于衬底的下表面。源极和漏极在衬底的相对的平面，当电流从漏极流向源极时，电流在硅片内部垂直流动，因此可以充分的应用硅片的面积，来提高通过电流的能力。

功率VDMOS器件兼有双极晶体管和MOS晶体管的优点，开关速度快、输入阻抗高、驱动功耗低，具有负的温度系数，无二次击穿，在航空、航天、核能等领域有广泛应用。但是，在功率VDMOS器件在空间辐射环境下，容易受到各种射线及带电粒子的照射，特别是极易被重离子诱发单粒子烧毁效应(SEB)和单粒子栅穿效应(SEGR)，造成器件损伤。

如何提高器件的抗SEGR能力是目前亟待解决的问题。

发明内容

本发明所要解决的技术问题是，提供一种功率半导体器件，改善器件的单粒子烧毁效应(SEB)和单粒子栅穿效应(SEGR)。

为了解决上述问题，本发明提供了一种功率半导体器件，包括：第一类型掺杂的半导体层；位于所述半导体层表面的栅极结构；位于所述栅极结构两侧的半导体层内的第二类型掺杂的体区；位于所述体区之间的半导体层内的载流子吸收区。

可选的，所述载流子吸收区的表面与所述半导体层表面共面。

可选的，所述载流子吸收区边缘与所述体区之间的最小距离大于0且小于等于2μm。

可选的，所述载流子吸收区为第二类型掺杂。

可选的，所述载流子吸收区的掺杂深度小于或等于所述体区的掺杂深度。

可选的，所述载流子吸收区的掺杂浓度为1e12cm-3～1e18cm-3。

可选的，所述载流子吸收区吸收区内掺杂有重金属离子。

可选的，所述重金属离子的掺杂浓度为5e13cm^-3～5e15cm^-3。

可选的，所述半导体层包括至少一层第一类型掺杂的外延层。

可选的，所述载流子吸收区包括多个分立的子吸收区。

可选的，相邻的所述子吸收区之间的间距小于2μm。

本发明的功率半导体器件，在器件的体区之间的半导体层内设置有载流子吸收区，可以对器件体区之间由于重离子产生的过量载流子进行吸收，从而提高功率半导体器件的抗SEGR能力。

附图说明

图1为本发明一具体实施方式的半导体器件的结构示意图。

具体实施方式

下面结合附图对本发明提供的功率半导体器件的具体实施方式做详细说明。

请参考图1，为本发明一具体实施方式的功率半导体器件的结构示意图。

该具体实施方式中，所述功率半导体器件包括第一类型掺杂的半导体层100；位于所述半导体层表面的栅极结构；位于所述栅极结构两侧的半导体层内的第二类型掺杂的体区101；位于所述体区101之间的半导体层100内的载流子吸收区104。