[发明专利]在电子芯片中的半导体区域的制作

说明书

本申请涉及在电子芯片中的半导体区域的制作。可以使用一种方法来制造通过隔离沟槽分离的第一半导体区域和第二半导体区域。半导体衬底用第一氮化硅层覆盖。第一区域用可以相对于氮化硅被选择性蚀刻的保护层覆盖。该结构用第二氮化硅层覆盖。沟槽被蚀刻通过第二氮化硅层和第一氮化硅层并用填充氧化硅填充到位于保护层之上的水平。选择性地去除第二氮化硅层和位于第二区域上的第一氮化硅层的部分，并且去除保护层。通过湿法蚀刻选择性地蚀刻填充氧化物，从而在第二区域周围的填充氧化物的表面上产生凹坑。

相关申请的交叉引用

本申请要求2017年6月30日提交的法国专利申请第1756181号的优先权，将该申请通过引用并入本文。

技术领域

本专利申请涉及一种用于在电子芯片中制作半导体区域的方法。

背景技术

在包括场效应晶体管的电子芯片中会出现各种问题。

具体而言，在这样的晶体管中的一个问题是：通常，晶体管越小，泄漏电流的相对值越高。这导致高能量消耗。

另一个问题是，被设计为是相同的晶体管实际上通常展现出不同的电气特性，特别是不同的阈值电压。当工作温度降低时，这些电气特性之间的差异通常趋向于变得更差。这在实际获得所设想的电气特性方面导致各种困难。这些困难尤其出现在芯片被提供用于例如在测量设备中的模拟操作和/或用于例如在负的环境温度下的冷操作的情况中。这通常会导致某些芯片在制造后的检查期间被抛弃。

此外，电子芯片可以包括由控制栅极覆盖的浮置栅极晶体管类型的存储器点。除了上述关于晶体管的问题之外，由于需要施加相对高的编程电压的事实，这样的存储器点展现出晶体管的栅极绝缘体的劣化的问题。

用于解决上述各种问题的各种已知方法，如果期望同时针对不同类型(N沟道和P沟道)的晶体管和/或存储器点实现上述问题的解决，则需要大量的制造步骤。

发明内容

本专利申请涉及一种在电子芯片中制作半导体区域的方法。具体实施例涉及旨在用于形成N沟道和P沟道晶体管和/或存储器点的半导体区域以及包括此类区域的器件。实施例可以减轻上述所有或一些缺点。

因此，一个实施例提供了一种用于制造通过隔离沟槽分离的第一半导体区域和第二半导体区域的方法。半导体衬底用第一氮化硅层覆盖。第一区域用可以相对于氮化硅被选择性地蚀刻的保护层覆盖。该结构用第二氮化硅层覆盖。沟槽被蚀刻通过第二氮化硅层和第一氮化硅层，并用填充氧化硅填充到位于保护层之上的水平。选择性地去除第二氮化硅层和位于第二区域上的第一氮化硅层的部分，并且去除保护层。通过湿法蚀刻选择性地蚀刻填充氧化物，从而在第二区域周围的填充氧化物的表面上产生凹坑。选择性地去除位于第一区域上的第一氮化硅层的部分。

根据一个实施例，所述保护层是第一氧化硅层，并且通过所述湿法蚀刻选择性地去除所述保护层。

根据一个实施例，所述方法还包括清洁所述结构。

根据一个实施例，所述方法还包括在所述衬底上形成第二氧化硅层。可以在清洁所述结构时去除所述第二氧化硅层。

根据一个实施例，所述沟槽用所述填充氧化物填充至位于所述第二氮化硅层之上的水平。通过化学机械抛光去除所述结构的位于所述第二区域上的所述第二氮化硅层的部分之上的部分。可以选择性地蚀刻氧化物填充。

根据一个实施例，所述沟槽被填充到所述保护层之上的2nm至15nm之间的水平。

根据一个实施例，在填充所述沟槽之后，所述第二氮化硅层在所述第一区域中具有在30nm至100nm之间的厚度。

根据一个实施例，所述保护层具有在2nm和20nm之间的厚度。