[发明专利]用于数字系统中的时钟合成器的1到16和1.5到7.5分频器

权利要求书

1.一种倍频器，其具有包括第一时钟和第二时钟的输入，并具有输出，所述倍频器包括：

第一触发器，其具有进行耦合以接收所述第一时钟输入且配置成在所述第二时钟输入的上升边沿上触发的数据输入；

第二触发器，其具有进行耦合以接收所述第一时钟输入且配置成在所述第二时钟的下降边沿上触发的数据输入；以及

异或门，其进行耦合以接收来自所述第一触发器的输出和来自所述第二触发器的输出。

2.一种1.5分频分频器，包括：

3分频电路，其具有方波输出；以及

根据权利要求1所述的倍频器。

3.一种N又二分之一分频分频器，N是在1和7之间的整数，所述分频器具有包括2N+1分频数字分频器的输出；进行耦合以驱动倍频器，所述倍频器进行耦合以驱动所述输出，其中脉冲具有根据数字时钟的边沿确定的宽度。

4.根据权利要求3所述的分频器，其中所述倍频器包括：

具有数据输入的第一触发器，所述数据输入进行耦合以接收2N+1分频分频器的输出且配置成在所述数字时钟的上升边沿上触发；

具有数据输入的第二触发器，所述数据输入进行耦合以接收数据输入，并进行耦合以接收所述2N+1分频分频器的所述输出且配置成在所述数字时钟的下降边沿上触发；以及

异或门，其进行耦合以接收来自所述第一触发器的输出和来自所述第二触发器的输出。

5.一种分频器系统，其配置有具有分频器系统输出的门控时钟，所述分频器系统包括：

根据权利要求4所述的分频器，其中N可选自包括2、3和4的整数组；

3分频分频器，其具有方波输出且进行耦合以驱动第二倍频器；

门控时钟树，其进行耦合以向根据权利要求4所述的分频器和所述3分频分频器中的选定一个提供门控时钟，根据权利要求4所述的分频器和所述3分频分频器中的未选定分频器接收静止时钟；

多路复用电路，其调适成至少从所述3分频分频器的输出、所述第二倍频器的输出和根据权利要求4所述的分频器的输出中选择分频器系统输出。

6.根据权利要求5所述的分频器系统，其中所述第二倍频器包括：

具有数据输入的第一触发器，所述数据输入进行耦合以接收3分频分频器的输出且配置成在所述门控时钟树的上升边沿上触发；

具有数据输入的第二触发器，所述数据输入进行耦合以接收数据输入，并进行耦合以接收所述3分频分频器的所述输出且配置成在所述门控时钟树的下降边沿上触发；以及

异或门，其进行耦合以接收来自所述第一触发器的输出和来自所述第二触发器的输出。

7.一种分频器系统，包括：

第一数字分频器，其能够配置成以奇数整数进行分频并具有方波输出；以及

双边沿触发的单触发电路，其耦合到所述第一数字分频器的所述方波输出的倍频；

其中所述分频器系统能够配置成以可选自至少具有1.5、2.5和3.5的非整数比的可配置比对输入频率进行分频。

8.根据权利要求7所述的分频器，其中所述双边沿触发的单触发电路依赖于电路延迟来确定脉冲宽度。

9.根据权利要求8所述的分频器，其中所述分频器能够配置成使得所述双边沿触发的单触发电路接收具有50％占空比的N分频级的输出，其中N是可选自至少包括3和5的组的奇数整数。

10.根据权利要求8所述的分频器，其中所述分频器能够配置成以可选自至少具有1.5、2.5、3.5、4.5、5.5、6.5和7.5的非整数比的可配置比对所述输入频率进行分频。

11.根据权利要求10所述的分频器，其中所述分频器能够配置成以可选自包含2、4、6和8的多个整数比以及所述非整数比的可配置比对所述输入频率进行分频。