[发明专利]用于数字系统中的时钟合成器的1到16和1.5到7.5分频器

说明书

一种分频器单元具有：数字分频器，其配置成以奇数整数进行分频；以及双边沿触发的单触发电路，其耦合到所述数字分频器的输出的倍频。所述分频器单元能够配置成以可选自至少具有1.5、2.5和3.5的非整数比的可配置比对输入频率进行分频。在实施例中，所述分频器单元依赖于电路延迟来确定输出脉冲宽度，并且在其它实施例中，根据时钟信号确定所述输出脉冲宽度。在实施例中，所述单元能够配置成以可选自至少具有1.5、2.5、3.5、4.5、5.5、6.5和7.5的非整数比以及包含2、4、6和8的许多整数比的可配置比对输入频率进行分频。在实施例中，所述数字分频器能够配置成向所述单触发电路提供50％占空比。

相关申请的交叉引用

本申请是2016年6月23日提交的美国专利申请15/191,147的部分接续申请案，并要求所述申请的优先权，所述申请以引用的方式并入本文中。

技术领域

本发明涉及适用于锁相环时钟产生子系统的分频器。

背景技术

数字集成电路的锁相环时钟产生系统通常接收参考频率，并使参考频率以第一常数分频以向相位检测器提供第一输入。本地振荡器信号以第二常数分频以向相位检测器提供第二输入；相位检测器的输出控制本地振荡器的频率。接着，对本地振荡器信号进行分频以便为数字集成电路提供时钟信号。

数字集成电路的时钟频率合成子系统的计数器通常在电路的最快切换装置当中；通常需要锁相环中的计数器的分频比的柔性，因为它准许锁定到更大范围的基准频率，同时潜在地准许本地振荡器的运行更慢。

发明内容

在实施例中，分频器单元具有配置成以奇数整数进行分频的数字分频器，以及耦合到数字分频器的输出的倍频的双边沿触发的单触发电路。分频器单元可配置成以可选自至少具有1.5、2.5和3.5的非整数比的可配置比对输入频率进行分频。在实施例中，分频器单元依赖于电路延迟来确定输出脉冲宽度，并且在其它实施例中，根据时钟信号确定输出脉冲宽度。在实施例中，单元可配置成以可选自至少具有1.5、2.5、3.5、4.5、5.5、6.5和7.5的非整数比以及包含2、4、6和8的多个整数比的可配置比对输入频率进行分频。在实施例中，数字分频器可配置成向单触发电路提供50％占空比。

在另一实施例中，以可选自至少包含1.5、2.5和3.5的非整数比的组的非整数比对输入频率进行分频以提供输出的方法包含：以奇数整数对时钟信号进行分频以产生中间信号频率，并使中间信号频率乘以2。

附图说明

图1是锁相环频率合成子系统的框图，例如可用于数字IC的时钟产生的锁相环频率合成子系统。

图2是可用于图1的锁相环频率合成子系统的倍率(multiple-ratio)计数器的框图。

图3是可用于图2的计数器的50％占空比、3分频电路的示意图。

图4说明图3的分频器的实例波形。

图5是可用于图2的计数器的倍频器的示意图。

图6A是可用于图2的计数器的替代性倍频器的示意图。

图6B是可用于图2的计数器的替代性倍频器的示意图。

图6C是可用于图2的计数器的替代性倍频器的示意图。

图7是可用于图1的锁相环频率合成子系统的替代性倍率计数器的框图。

图8是替代性基于“异或”的倍频器的框图。

图9是使用双时钟D触发器的替代性基于“异或”的倍频器的框图。

具体实施方式