[发明专利]一种64通道高精度数据采集系统

权利要求书

1.一种64通道高精度数据采集系统，其特征在于，包括时钟产生模块、第一时钟缓冲模块、第二时钟缓冲模块、ADC模块和FPGA模块，所述FPGA模块包括64路数据通道，所述数据通道由依次连接的数据接收单元、FIFO存储单元和串并转换单元组成，所述ADC模块为64个，且与64路所述数据通道一一对应；

所述时钟产生模块用于产生参考时钟和控制时钟；

所述第一时钟缓冲模块用于依据所述参考时钟产生64个与参考时钟频率相同的数据时钟，并分别发送至64个所述ADC模块和数据接收单元；

所述第二时钟缓冲模块用于依据所述控制时钟产生64个与控制时钟频率相同的转换时钟，并分别发送至64个所述ADC模块、FIFO存储单元和串并转换单元；

所述ADC模块用于基于所述数据时钟进行数据采集，并基于所述转换时钟进行模数转换得到采样数据，将所述采样数据发送至对应的数据接收单元，其中，每一帧采样数据包括20个比特，且最高比特位的两个比特中的值为预设值，其余比特位的比特中的值为实际采样值；

所述数据接收单元用于基于所述数据时钟接收所述采样数据，并在接收所述采样数据的同时，判断所接收到的前两个比特中的值是否为预设值，在所述前两个比特中的值不是预设值时，进行预定时间的延迟后重新接收所述采样数据，直至前两个比特中的值为预设值，以及在所述前两个比特中的值是预设值时，在每接收完一帧采样数据后，将所述采样数据发送至所述FIFO存储单元；

所述FIFO存储单元用于基于所述转换时钟存储所述采样数据；

所述串并转换单元用于基于所述转换时钟对所述FIFO存储单元存储的采样数据进行串并转换；

其中，ADC模块采用采样率为5MSPS、采样位数为18位、最大功耗为64.5mW的AD7960芯片，参考时钟的频率为200MHz，控制时钟的频率为5MHz，预定时间为78ps；ADC模块采用自时钟模式；FPGA模块50采用XILLINX公司的K7芯片。

2.根据权利要求1所述的64通道高精度数据采集系统，其特征在于，所述预设值为10。

3.根据权利要求1所述的64通道高精度数据采集系统，其特征在于，所述时钟产生模块包括晶振单元、倍频单元和分频单元；

所述晶振单元用于产生频率为10MHz的基准时钟；

所述倍频单元用于将所述基准时钟进行倍频得到所述参考时钟，并将所述参考时钟发送至所述第一时钟缓冲模块；

所述分频单元用于将所述基准时钟进行分频得到所述控制时钟，并将所述控制时钟发送至所述第二时钟缓冲模块。

4.根据权利要求3所述的64通道高精度数据采集系统，其特征在于，所述倍频单元为锁相环。