[发明专利]一种64通道高精度数据采集系统

说明书

本发明公开了一种64通道高精度数据采集系统，其通过将参考时钟分成64个相同的数据时钟分别用于ADC模块的数据采集，将控制时钟分成64个相同的转换时钟分别用于ADC模块的模数转换；ADC模块的每一帧采样数据包括20个比特，且最高比特位的两个比特中的值为预设值；数据接收单元在基于数据时钟接收采样数据时，并判断所接收到的前两个比特中的值是否为预设值，在前两个比特中的值不是预设值时，进行预定时间的延迟后继续接收采样数据，直至前两个比特中的值为预设值，数据接收单元接收的每一帧采样数据发送至FIFO存储单元进行存储后，由串并转换单元基于转换时钟进行串并转换。本发明能够只依靠一路时钟采样接收64路串行数据。

技术领域

本发明涉及数据处理技术领域，尤其是一种64通道高精度数据采集系统。

背景技术

现有的数据采集系统中，ADC(Analog-to-Digital Converter，模数转换器)的分辨率通常为14bit～16bit，单板集成的ADC的通道数通常不超过16个。然而，目前数据采集系统对采集精度和采集速度的要求越来越高，很多数据采集系统的ADC分辨率达到18bit，采样率达到5MSPS，同时集成了64个采集通道。

由于通道数增加至64个，那么需要增加64对全局时钟，以保证采集到的数据能够同步。但是，目前绝大多数FPGA(Field-Programmable Gate Array，现场可编程门阵列)无法提供这么多的全局时钟，能够提供64对全局时钟的高端FPGA的价格十分昂贵。

发明内容

本发明的发明目的在于：针对上述存在的问题，提供一种64通道高精度数据采集系统，能够只依靠一路时钟采样接收64路串行数据。

为解决上述技术问题，本发明采用的一个技术方案是：提供一种64通道高精度数据采集系统，包括时钟产生模块、第一时钟缓冲模块、第二时钟缓冲模块、ADC模块和FPGA模块，所述FPGA模块包括64个数据通道，所述数据通道由依次连接的数据接收单元、FIFO存储单元和串并转换单元组成，所述ADC模块为64个，且与64个所述数据通道一一对应；所述时钟产生模块用于产生参考时钟和控制时钟；所述第一时钟缓冲模块用于依据所述参考时钟产生64个与参考时钟频率相同的数据时钟，并分别发送至64个所述ADC模块和数据接收单元；所述第二时钟缓冲模块用于依据所述控制时钟产生64个与控制时钟频率相同的转换时钟，并分别发送至64个所述ADC模块、FIFO存储单元和串并转换单元；所述ADC模块用于基于所述数据时钟进行数据采集，并基于所述转换时钟进行模数转换得到采样数据，将所述采样数据发送至对应的数据接收单元，其中，每一帧采样数据包括20个比特，且最高比特位的两个比特中的值为预设值，其余比特位的比特中的值为实际采样值；所述数据接收单元用于基于所述数据时钟接收所述采样数据，并在接收所述采样数据的同时，判断所接收到的前两个比特中的值是否为预设值，在所述前两个比特中的值不是预设值时，进行预定时间的延迟后重新接收所述采样数据，直至前两个比特中的值为预设值，以及在所述前两个比特中的值是预设值时，在每接收完一帧采样数据后，将所述采样数据发送至所述FIFO存储单元；所述FIFO存储单元用于基于所述转换时钟存储所述采样数据；所述串并转换单元用于基于所述转换时钟对所述FIFO存储单元存储的采样数据进行串并转换。

优选的，所述ADC模块采用采样率为5MSPS、采样位数为18位、最大功耗为64.5mW的AD7960芯片，所述参考时钟的频率为200MHz，所述控制时钟的频率为5MHz，所述预定时间为78ps。

优选的，所述预设值为10。

优选的，所述时钟产生模块包括晶振单元、倍频单元和分频单元；所述晶振单元用于产生频率为10MHz的基准时钟；所述倍频单元用于将所述基准时钟进行倍频得到所述参考时钟，并将所述参考时钟发送至所述第一时钟缓冲模块；所述分频单元用于将所述基准时钟进行分频得到所述控制时钟，并将所述控制时钟发送至所述第二时钟缓冲模块。

优选的，所述倍频单元为锁相环。