[发明专利]乘法器及神经网络计算平台

说明书

提出了一种乘法器及相应神经网络计算平台。乘法器包括与第二操作数的位数数目相同的加法单元，每个加法单元包括一个多路选择器，且次低到最高位的加法单元各自包括一个移位器和一个加法器，第二操作数的每一位作为对应多路选择器的选择信号送入；最低位多路选择器的第一输入端的输入为零，后续输入为在前多路选择器的输出；最低位多路选择器的第二输入端的输入为第一操作数，后续输入为在前多路选择器的输出与经移位第一操作数之和；最高位多路选择器的输出端输出第一和第二操作数的相乘结果，至少一个多路选择器的第二输入端上布置有寄存器。该乘法器把乘法展开为加法运算来提高时钟频率，利用稀疏性减少运算时间，由此有效加速神经网络计算。

技术领域

本发明涉及数字电路，尤其涉及乘法器、相乘方法及其所应用的神经网络计算平台。

背景技术

神经网络(Neural Network)近年来成为图像识别领域的研究热点。经训练的神经网络模型，可以用于图像分类、物体识别与显著性检测等诸多领域。近年来神经网络模型呈现计算规模增加、复杂度提升的趋势，利用传统的CPU平台，已无法满足其实用性需求。因此，利用FPGA、GPU、ASIC等异构计算平台进行神经网络加速器设计成为新的研究热点。其中，相较GPU平台，FPGA和ASIC能够实现更为灵活的硬件架构以及更高的计算能效比，更适应算法高速发展的要求。

由于原生网络中的非线性操作(比如ReLU)以及对网络的剪枝和压缩，使得在异构计算平台，尤其是在FPGA或ASIC实现的计算平台上部署的神经网络中的参数和特征值总是存在大量的零。在针对权重和特征值的大量乘法运算中，现有的乘法运算和对零值判断所需时间往往相同，使得神经网络的上述稀疏性并没有得到很好的利用。

因此，需要一种能够充分利用神经网络的稀疏性来提升神经网络计算效率的方案。

发明内容

为了对神经网络中的稀疏性加以利用，本发明提供了一种特殊设计的硬件乘法单元，通过把乘法展开成若干拍的加法运算来提高时钟频率，同时利用稀疏性减少运算时间，从而可以有效加速神经网络的计算。

根据本发明的一个方面，提出了一种用于将第一操作数与第二操作数相乘的乘法器，包括：与第二操作数的位数数目相同的加法单元，每个加法单元包括一个多路选择器，并且次低位到最高位的加法单元各自包括一个移位器和一个加法器，其中第二操作数的每一位作为与之对应的多路选择器的选择信号送入；最低位多路选择器的第一输入端的输入为零，后续每个多路选择器的第一输入端的输入为在前多路选择器的输出；最低位多路选择器的第二输入端的输入为第一操作数，后续每个多路选择器的第二输入端的输入为在前多路选择器的输出与经移位器移位的所述第一操作数的由加法器相加之和；最高位多路选择器的输出端输出所述第一操作数所述第二操作数的相乘结果，并且其中，至少一个多路选择器的第二输入端上布置有寄存器。

通过将乘法拆分成若干时钟周期的移位加法，并加入至少一个寄存器减小关键路径，能够实现比现有乘法器所需的更高的时钟频率。由此，针对稀疏度较高的操作数，能够以一个时钟周期输出0值，从而能够整体上提升系统的计算效率。

可以在预定间隔的所述加法单元的多路选择器的第二输入端上布置有寄存器。优选地，可以在每个加法单元的多路选择器的第二输入端上布置有寄存器。还可以在加法单元之前布置第一操作数寄存器。更为密集的寄存器能够使得缩短关键路径，由此缩短延时并相应提升系统时钟频率。

本发明的乘法器还可以包括接收有效信号的送入并在所述乘法器输出所述相乘结果的时钟周期输出有效信号的控制通路。优选地，所述控制通路包括与每个加法单元相对应的多路选择器单元，其中，第二操作数的每一位作为与之对应的多路选择器的选择信号送入；最低位多路选择器的第一输入端和第二输入端的输入为所述有效信号，后续每个多路选择器的第一输入端和第二输入端的输入为在前多路选择器的输出；所述最高位多路选择器的输出端在所述最高位多路选择器输出所述相乘结果同一的时钟周期输出所述有效信号，并且其中，与所述加法单元相对应地在至少一个多路选择器的第二输入端上布置有寄存器。