[发明专利]并行芯片测试装置及测试方法在审
| 申请号： | 201810716922.0 | 申请日： | 2018-07-03 |
| 公开（公告）号： | CN108877868A | 公开（公告）日： | 2018-11-23 |
| 发明（设计）人： | 刘晓伟;徐华英 | 申请（专利权）人： | 记忆科技(深圳)有限公司 |
| 主分类号： | G11C29/18 | 分类号： | G11C29/18;G11C29/56 |
| 代理公司： | 深圳市精英专利事务所 44242 | 代理人： | 冯筠 |
| 地址： | 518067 广东省深圳市南山区蛇口街道蛇*** | 国省代码： | 广东;44 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | |||
| 搜索关键词： | 测试子板 芯片测试装置 测试信息 并行 测试 并行测试 测试成本 测试效率 测试需求 模块控制 模块连接 阵列布置 多芯片 分发 复制 芯片 转换 | ||
1.并行芯片测试装置，其特征在于，包括有SOM模块以及若干个FPGA模块，若干个FPGA模块与所述SOM模块连接，若干个FPGA模块之间相互连接；所述FPGA模块与设有的测试子板连接。
2.根据权利要求1所述的并行芯片测试装置，其特征在于，所述FPGA模块通过连接器与所述测试子板连接。
3.根据权利要求2所述的并行芯片测试装置，其特征在于，所述测试子板上设有若干个与目标芯片连接的测试底座。
4.并行芯片测试方法，其特征在于，包括有：
设置SOM模块；
FPGA模块获取总线时序逻辑；
FPGA模块复制总线时序逻辑；
FPGA模块将总线时序逻辑分发至测试子板上的目标芯片；
反馈测试子板上的目标芯片的信息至SOM模块。
5.根据权利要求4所述的并行芯片测试方法，其特征在于，所述FPGA模块获取总线时序逻辑的步骤，包括以下具体步骤：
FPGA模块从SOM模块获取测试信息；
将测试信息转换为总线时序逻辑。
6.根据权利要求5所述的并行芯片测试方法，其特征在于，所述FPGA模块从SOM模块获取测试信息的步骤中，所述测试信息包括控制指令和数据信息。
7.根据权利要求5所述的并行芯片测试方法，其特征在于，所述反馈测试子板上的目标芯片的信息至SOM模块的步骤之前，还包括：
利用总线时序逻辑对每个测试子板上的目标芯片进行测试。
8.根据权利要求4所述的并行芯片测试方法，其特征在于，所述FPGA模块复制总线时序逻辑的步骤之后，还包括：
将复制的总线时序逻辑分发至其余FPGA模块。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于记忆科技(深圳)有限公司，未经记忆科技(深圳)有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/pat/books/201810716922.0/1.html，转载请声明来源钻瓜专利网。
- 上一篇：DRAM虚焊的检测方法及装置
- 下一篇：控制器及其操作方法
