[发明专利]测试系统及其操作方法

说明书

本公开提供一种动态随机存取记忆体(dynamic random access memory，DRAM)的测试系统。该DRAM包括一阵列。该阵列包括一第一记忆列、一第二记忆列、一测试胞。该第一记忆列包括一第一字元线以及该第二记忆列包括一第二字元线。该第二字元线紧邻该第一字元线。该测试胞受控于该第二字元线。该测试系统包括一工作站。该工作站经配置以基于该测试胞的一漏电荷，评估该第二记忆列上的一列锤子效应，其中该漏电荷是由施加到该第一字元线的一脉冲的一AC成分引起。

相关申请的交叉引用

本公开主张2017年12月22日申请的美国临时申请案第62/609,661号及2018年1月8日申请的美国正式申请案第15/864,374号的优先权及益处，该美国临时申请案及该美国正式申请案的内容以全文引用的方式并入本文中。

技术领域

本公开涉及一种测试系统及其操作方法，并且更具体地涉及一种动态随机存取记忆体(dynamic random access memory，DRAM)的测试系统及其操作方法。

背景技术

动态随机存取记忆体(dynamic random access memory，DRAM)是一种随机存取记忆体的形态。该种形态的随机存取记忆体将每个位元的数据储存在单独的电容器中。最简单的DRAM胞包括单个N型金属氧化物半导体(n-type metal-oxide-semiconductor，NMOS)晶体管和单个电容器。如果电荷储存在电容器中，则根据所使用的惯例，该胞被称为储存逻辑高。如果不存在电荷，则称该胞储存逻辑低。由于电容器中的电荷随时间消耗，因此DRAM系统需要额外的更新电路来周期性地更新储存在电容器中的电荷。由于电容器只能储存非常有限的电荷量，为了快速区分逻辑1和逻辑0之间的差异，通常每个位元使用两个位元线(bit line，BL)，其中位元线对中的第一位被称为位元线真(bit line true，BLT)，另一个是位元线补数(bit line complement，BLC)。单个NMOS晶体管的栅极由字元线(word line，WL)控制。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开的一实施例提供一种动态随机存取记忆体(dynamic random accessmemory，DRAM)的测试系统。该DRAM包括一阵列。该阵列包括一第一记忆列、一第二记忆列、一测试胞。该第一记忆列包括一第一字元线以及该第二记忆列包括一第二字元线。该第二字元线紧邻该第一字元线。该测试胞受控于该第二字元线。该测试系统包括一工作站。该工作站经配置以基于该测试胞的一漏电荷，评估该第二记忆列上的一列锤子效应，其中该漏电荷是由施加到该第一字元线的一脉冲的一AC成分引起。

在本公开的一些实施例中，该工作站还经配置以测量由该AC成分引起的一漏电流，并且通过将该漏电流乘以该第一字元线的一个启动周期来计算该漏电荷。

在本公开的一些实施例中，该测试系统还包括一电源供应器。该电源供应器经配置以提供具有一高状态和一低状态的该脉冲。该工作站进一步经配置以建立该高状态的一临界电压电平和来自该测试胞的一临界漏电荷之间的一关系，该临界漏电荷是由该AC成分引起，其中该列锤子效应，因应于该临界电压电平和该临界漏电荷，发生。

在本公开的一些实施例中，该第一记忆列包括包含一晶体管的一记忆胞。该测试系统还包括一电源供应器。该电源供应器经配置以分别向该晶体管的一漏极和一源极提供一第一电压和一第二电压，其中该工作站经配置以建立该第一电压、该第二电压和来自该测试胞的该临界漏电荷之间的关系，该临界漏电荷是由该AC成分引起，其中该列锤子效应，因应于该第一电压、该第二电压和该临界漏电荷，发生。